一種控制高速pcb信號阻抗的方法
【專利摘要】本發(fā)明提供了一種控制高速PCB信號阻抗的方法，包括以下幾個步驟：首先根據(jù)設(shè)計(jì)要求選定PCB的板材，然后確定PCB層疊排列結(jié)構(gòu)及各層參數(shù)，接著計(jì)算單端輸入線和差分輸入線的阻抗并得出它們的線寬參數(shù)和線距參數(shù)，再跟著根據(jù)線寬和線距設(shè)置布線規(guī)則并按照布線規(guī)則布線，最后將設(shè)計(jì)好的PCB進(jìn)行加工，并對加工完成后的PCB進(jìn)行阻抗測試驗(yàn)證。本發(fā)明基于8層PCB合理設(shè)計(jì)的層疊結(jié)構(gòu)，其阻抗匹配和合理的布線能保證高速PCB信號一次性通過阻抗匹配測試，可以避免高速PCB高速信號線測試中出現(xiàn)的因阻抗突變引起的信號反射和失真等信號完整性問題。
【專利說明】—種控制高速PCB信號阻抗的方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種控制方法，特別涉及一種控制高速PCB信號阻抗的方法。

【背景技術(shù)】
[0002]隨著集成電路開關(guān)速度的提高以及PCB(Printed Circuit Board)板密度的增加，高速PCB設(shè)計(jì)中信號的高頻化和窄沿化促使著信號完整性(Signal Integrity(SI))問題變得不容忽視，同時也極具挑戰(zhàn)。在高速PCB設(shè)計(jì)中若不能較好地解決信號完整性的設(shè)計(jì)問題，將有可能造成高速PCB設(shè)計(jì)的致命錯誤，使得信號在PCB上的傳輸質(zhì)量大打折扣，浪費(fèi)財(cái)力物力，延長開發(fā)周期，降低設(shè)計(jì)效率。我們知道，信號在PCB上的傳輸質(zhì)量直接影響PCB的性能，它關(guān)系到PCB阻抗設(shè)計(jì)的要求。在高速的PCB設(shè)計(jì)中，對信號的阻抗有著嚴(yán)格的要求，因此如何控制高速PCB信號的阻抗就成為PCB設(shè)計(jì)研究中的重要課題。
[0003]現(xiàn)有的PCB阻抗控制方法有以下幾點(diǎn)的不足:(I)在設(shè)計(jì)時不考慮印制板的板材結(jié)構(gòu)，Pr印reg和core的物理特性(相對介電常數(shù)DK和損耗因子DF) (2)不知道信號層的殘銅率，不能精確得到介質(zhì)層的層壓厚度。從而造成PCB板高速PCB的高速信號線阻抗控制不一致。


【發(fā)明內(nèi)容】

[0004]為了克服上述技術(shù)問題，本發(fā)明提供一種控制高速PCB信號阻抗的方法，該方法能夠保證高速PCB信號一次性地通過阻抗匹配測試，可以避免高速PCB高速信號線測試中出現(xiàn)的因阻抗突變引起的信號反射和失真等信號完整性問題。
[0005]本發(fā)明所采用的技術(shù)方案是:
[0006]一種控制高速PCB信號阻抗的方法，其特征在于，包括以下步驟:
[0007](I)根據(jù)阻抗設(shè)計(jì)要求選定PCB的板材；
[0008](2)確定PCB層疊排列結(jié)構(gòu)及各層參數(shù)；
[0009](3)計(jì)算單端輸入線和差分輸入線的阻抗并得出它們的線寬參數(shù)和線距參數(shù)；
[0010](4)根據(jù)線寬參數(shù)和線距參數(shù)設(shè)置布線規(guī)則并按照布線規(guī)則布線；
[0011](5)將設(shè)計(jì)好的PCB進(jìn)行加工，并對加工完成后的PCB進(jìn)行阻抗測試驗(yàn)證。
[0012]優(yōu)選地，所述步驟(2)的參數(shù)包括板材的介電常數(shù)與層厚。
[0013]優(yōu)選地，所述PCB板材為FR4板材，其介電常數(shù)為3.85GHZ。
[0014]優(yōu)選地，PCB層疊排列結(jié)構(gòu)為8層，層的排列分別是ARTOl層為T0P01層，ART02層為 GND02 層，ART03 為 SIG03 層，ART04 層為 P0WER04 層，ART05 層為 P0WER05 層，ART06 層為 SIG03 層，ART07 層為 GND07 層，ART08 層為 B0TT0M08 層，其中 T0P01 層、ART03 層、ART06層與B0TT0M08層為高速信號的布線層。
[0015]優(yōu)選地，所述T0P01到GND02的厚度為3.76mil, GND02到ART03core的厚度為
5.9mil, ART03 到 ART04 的厚度為 12.746mil, ART04 到 ART05core 的厚度為 5.9mil, ART05到 ART06 的厚度為 12.746mil,GND06 到 ART07core 的厚度為 5.9mil,ART07 到 B0TT0M08 的厚度為 3.76mil，其中，T0P01/B0TT0M08/ART03/ART06 的參考屏蔽層為 ART02/ART07。
[0016]優(yōu)選地，所述單端輸入線外層T0P01/B0TT0M08線寬為6.5mil,單端輸入線內(nèi)層ART03/ART06線寬為5.9lmil，差分輸入線外層T0P01/B0TT0M08線寬/線距為
5.4mil/8.6mil，差分輸入線內(nèi)層線寬/線距為5mil/7.5mil。
[0017]優(yōu)選地，所述的計(jì)算阻抗是使用阻抗計(jì)算軟件進(jìn)行的，所述設(shè)置布線規(guī)則是使用EDA軟件進(jìn)行。
[0018]本發(fā)明的有益效果是:本發(fā)明基于8層PCB合理設(shè)計(jì)的層疊結(jié)構(gòu)，其阻抗匹配和合理的布線能保證高速PCB信號一次性通過阻抗匹配測試，可以避免高速PCB高速信號線測試中出現(xiàn)的因阻抗突變引起的信號反射和失真等信號完整性問題。

【專利附圖】

【附圖說明】
[0019]圖1是本發(fā)明的阻抗測試設(shè)計(jì)流程圖。

【具體實(shí)施方式】
[0020]下面結(jié)合附圖和實(shí)施方式對本發(fā)明進(jìn)一步說明。
[0021]如圖1所示，本發(fā)明的一種控制高速PCB信號阻抗的方法，包括以
[0022]下步驟:
[0023]第一步，根據(jù)阻抗設(shè)計(jì)要求選定PCB的板材，優(yōu)選所述PCB板材為FR4板材。
[0024]第二步，確定PCB層疊排列結(jié)構(gòu)及各層參數(shù)，所述參數(shù)包括板材的介電常數(shù)與層厚，其介電常數(shù)優(yōu)選為3.85GHZ。
[0025]本發(fā)明實(shí)施例的PCB層疊排列結(jié)構(gòu)為8層，層的排列分別是ARTOl層為T0P01層，ART02 層為 GND02 層，ART03 為 SIG03 層，ART04 層為 P0WER04 層，ART05 層為 P0WER05 層，ART06 層為 SIG06 層，ART07 層為 GND07 層，ART08 層為 B0TT0M08 層，其中 T0P01 層、ART03層、ART06層與B0TT0M08層為高速信號的布線層。
[0026]本發(fā)明實(shí)施例的所述T0P01到GND02的厚度為3.76mil,GND02到ART03core的厚度 5.9mil,ART03 到 ART04 的厚度 12.746mil,ART04 到 ART05core 的厚度 5.9mil,ART05 到ART06 的厚度 12.746mil,GND06 到 ART07core 的厚度為 5.9mil,ART07 到 B0TT0M08 的厚度為 3.76mil，其中，T0P01/B0TT0M08/ART03/ART06 的參考屏蔽層為 ART02/ART07。
[0027]第三步，計(jì)算單端輸入線和差分輸入線的阻抗并得出它們的線寬參數(shù)和線距參數(shù)，具體運(yùn)用阻抗計(jì)算軟件計(jì)算出滿足工藝要求的線寬和線距。本發(fā)明的實(shí)施例中，是計(jì)算單端輸入線控制50011111+/-101%和差分輸入線控制在lOOohm+/-^)1^的阻抗,在層疊結(jié)構(gòu)和板材的厚度確定后，運(yùn)用阻抗計(jì)算軟件計(jì)算出滿足工藝要求的線寬和線距。另外，本發(fā)明實(shí)施例優(yōu)選所述單端輸入線外層T0P01/B0TT0M08線寬為6.5mil，單端輸入線內(nèi)層ART03/ART06線寬為5.91mil，差分輸入線外T0P01/B0TT0M08線寬/線距為5.4mil/8.6mil，差分輸入線內(nèi)層線寬/線距為5mil/7.5mil。
[0028]第四步，根據(jù)線寬參數(shù)和線距參數(shù)設(shè)置布線規(guī)則并按照布線規(guī)則布線，所述設(shè)置布線規(guī)則是使用EDA軟件進(jìn)行，將計(jì)算好的線寬和線距用軟件設(shè)置好后，按照布線規(guī)則布線，布線結(jié)束后進(jìn)行DRC檢查。
[0029]第五步，將設(shè)計(jì)好的PCB進(jìn)行加工，并對加工完成后的PCB進(jìn)行阻抗測試驗(yàn)證。
[0030]以上所述只是本發(fā)明優(yōu)選的實(shí)施方式，其并不構(gòu)成對本發(fā)明保護(hù)范圍的限制。
【權(quán)利要求】
1.一種控制高速PCB信號阻抗的方法，其特征在于，包括以下步驟: (1)根據(jù)阻抗設(shè)計(jì)要求選定PCB的板材； (2)確定PCB層疊排列結(jié)構(gòu)及各層參數(shù)； (3)計(jì)算單端輸入線和差分輸入線的阻抗并得出它們的線寬參數(shù)和線距參數(shù)； (4)根據(jù)線寬參數(shù)和線距參數(shù)設(shè)置布線規(guī)則并按照布線規(guī)則布線； (5)將設(shè)計(jì)好的PCB進(jìn)行加工，并對加工完成后的PCB進(jìn)行阻抗測試驗(yàn)證。
2.根據(jù)權(quán)利要求1所述的控制高速PCB阻抗的方法，其特征在于，所述步驟(2)的參數(shù)包括板材的介電常數(shù)與層厚。
3.根據(jù)權(quán)利要求2所述的控制高速PCB阻抗的方法，其特征在于，所述PCB板材為FR4板材，其介電常數(shù)為3.85GHZ。
4.根據(jù)權(quán)利要求1所述的控制高速PCB阻抗的方法，其特征在于，PCB層疊排列結(jié)構(gòu)為8層，層的排列分別是ART01層為T0P01層，ART02層為GND02層，ART03為SIG03層，ART04層為 P0WER04 層，ART05 層為 P0WER05 層，ART06 層為 SIG06 層，ART07 層為 GND07 層，ART08層為B0TT0M08層，其中T0P01層、ART03層、ART06層與B0TT0M08層為高速信號的布線層。
5.根據(jù)權(quán)利要求3所述的控制高速PCB阻抗的方法，其特征在于，所述T0P01到GND02 的厚度為 3.76mil, GND02 到 ART03core 的厚度為 5.9mil, ART03 到 ART04 的厚度為12.746mil, ART04 到 ART05core 的厚度為 5.9mil，ART05 到 ART06 的厚度為 12.746mil,GND06 到 ART07core 的厚度為 5.9mil, ART07 到 B0TT0M08 的厚度為 3.76mil。
6.根據(jù)權(quán)利要求3或4所述的控制高速PCB阻抗的方法，其特征在于，所述單端輸入線外層T0P01/B0TT0M08線寬為6.5mil，單端輸入線內(nèi)層ART03/ART06線寬為5.91mil，差分輸入線外層T0P01/B0TT0M08線寬/線距為5.4mil/8.6mil，差分輸入線內(nèi)層線寬/線距為5mil/7.5milο
7.根據(jù)權(quán)利要求1所述的控制高速PCB阻抗的方法，其特征在于，所述的計(jì)算阻抗是使用阻抗計(jì)算軟件進(jìn)行的，所述設(shè)置布線規(guī)則是使用EDA軟件進(jìn)行。
【文檔編號】H05K3/46GK104470266SQ201410749184
【公開日】2015年3月25日 申請日期:2014年12月9日 優(yōu)先權(quán)日:2014年12月9日
【發(fā)明者】楊鵬 申請人:深圳怡化電腦股份有限公司, 深圳市怡化時代科技有限公司, 深圳市怡化金融智能研究院