專利名稱:用于提供電流控制的靜電放電保護(hù)的方法和裝置的制作方法
相關(guān)申請(qǐng)的交叉引用本申請(qǐng)要求序列號(hào)為60/577,785，申請(qǐng)日為2004年6月8日的美國(guó)臨時(shí)專利申請(qǐng)的優(yōu)先權(quán)，其在此引入作為參考。
背景技術(shù)：
通常，集成電路(IC)包括若干供給管腳(電源和地)，若干輸入信號(hào)管腳和一些輸出管腳。所有這些管腳(這里也稱為焊點(diǎn))都需要到達(dá)該集成電路的所有其它管腳的安全的靜電放電(ESD)保護(hù)路徑。在IC產(chǎn)業(yè)，存在有許多不同的保護(hù)概念，包括對(duì)單個(gè)IC上的不同類(lèi)型的管腳的異類(lèi)ESD保護(hù)。已經(jīng)使用了各種方法來(lái)為IC的輸出管腳提供ESD保護(hù)，每一種都有優(yōu)勢(shì)和劣勢(shì)。輸出驅(qū)動(dòng)器通常由反向器型的電路生成。輸出驅(qū)動(dòng)器的ESD保護(hù)是非常困難的?，F(xiàn)有的許多技術(shù)都有缺點(diǎn)和劣勢(shì)，例如時(shí)延、硅消耗觸發(fā)器電壓調(diào)諧、面積、復(fù)雜性、速度降低、以及其它的顯著的不足。
圖1是一個(gè)包括反向器級(jí)102的傳統(tǒng)CMOS輸出驅(qū)動(dòng)器100的示意圖，其中反向器級(jí)102包括第一晶體管104和第二晶體管106。依賴于輸入節(jié)點(diǎn)108(由核心電路110驅(qū)動(dòng))的邏輯狀態(tài)，輸出電勢(shì)被拉到高至Vdd(PMOS傳導(dǎo))、或者低至Vss(NMOS傳導(dǎo))。更具體地，反向器電路102包括耦合在一起(即形成在一個(gè)組套中)的至少一個(gè)PMOS晶體管104和至少一個(gè)NMOS晶體管106，示意性地在第一電壓線Vdd和第二電壓線Vss之間。集成電路的內(nèi)部核心電路110操作反向器102的輸入節(jié)點(diǎn)108(NMOS和PMOS晶體管104、106的柵極連接)，以與集成電路外部的其它管腳或邏輯進(jìn)行通信。對(duì)于所述輸入節(jié)點(diǎn)上的邏輯低信號(hào)電壓，NMOS晶體管106將關(guān)閉，而PMOS晶體管104將導(dǎo)通并使輸出節(jié)點(diǎn)接近Vdd電勢(shì)。在輸入節(jié)點(diǎn)108上出現(xiàn)邏輯高的實(shí)例中，NMOS晶體管106將導(dǎo)通，從而拉低輸出節(jié)點(diǎn)，而PMOS晶體管104關(guān)閉。
當(dāng)正ESD電壓相對(duì)于Vss線或地施加于未保護(hù)的輸出焊點(diǎn)112時(shí)，NMOS晶體管106將首先在MOS模式下導(dǎo)通小量的電流，這是因?yàn)槲纯刂频幕蚋?dòng)的NMOS柵極。如果在NMOS柵極的后面沒(méi)有特殊的“隔離(keep-off)”電路，如在共同受讓的美國(guó)專利6,529,359中所述(其內(nèi)容在此引入作為參考)，由于寄生的柵極-漏極電容，柵極一般被拉高。這個(gè)寄生或動(dòng)態(tài)柵極偏壓將所述快反向(snapback)觸發(fā)電壓Vt1減小到了Vt1’，如圖2所示。這將在NMOS晶體管106中產(chǎn)生一個(gè)MOS通道，其減小了Vt1觸發(fā)電壓。因此，NMOS晶體管106將更簡(jiǎn)單地觸發(fā)進(jìn)入一種(寄生)雙極模式。低柵極偏壓足夠?qū)t1觸發(fā)電壓減小到寄生NPN設(shè)備的保持電壓。
一種用于提供ESD保護(hù)的方法是防止輸出驅(qū)動(dòng)器100中的NMOS晶體管106的快反向(snapback)。在圖3中示為電路300的傳統(tǒng)的保護(hù)概念包括輸出節(jié)點(diǎn)的“雙二極管”保護(hù)，在Vss或地節(jié)點(diǎn)與輸出節(jié)點(diǎn)間連接二極管304(下二極管)，在輸出節(jié)點(diǎn)與Vdd節(jié)點(diǎn)間連接二極管302(上二極管)。這些二極管302/304重定向ESD電流到電源線/總線。Vdd和Vss線之間的電源箝位電路306將電壓箝位在電源線之間，并耗散ESD電流。
圖3描述了用于輸出驅(qū)動(dòng)器102的ESD保護(hù)的雙二極管和電源箝位保護(hù)電路300的示意圖。存在用于輸出焊點(diǎn)和Vss間的正電壓的兩條競(jìng)爭(zhēng)觸發(fā)路徑。所預(yù)期的電流路徑流過(guò)二極管302從輸出到Vdd及電源箝位電路306到接地的Vss節(jié)點(diǎn)。由于NMOS晶體管106的浮動(dòng)?xùn)艠O，該晶體管在減小的觸發(fā)電壓Vt1～Vh上觸發(fā)進(jìn)入快反向。在許多高電壓技術(shù)中，這引起了對(duì)NMOS晶體管的破壞。但是，在許多其它技術(shù)中，例如但并不限于，高級(jí)硅化技術(shù)，觸發(fā)進(jìn)入快反向同樣具有破壞性。如果NMOS晶體管沒(méi)有被鎮(zhèn)流以保證通過(guò)整個(gè)NMOS的均勻傳導(dǎo)，也可能產(chǎn)生破壞。在所有情況下，將會(huì)導(dǎo)致故障，如果NMOS不夠強(qiáng)壯以分流大的ESD電流。
此外，所期望電流路徑中的總壓降能夠變得非常高，這是因?yàn)榇蟮目偩€阻抗(到電源箝位電路的長(zhǎng)距離)、阻性二極管(通常用于高壓技術(shù))、或高阻性電源箝位電路。當(dāng)所期望電流路徑中的總壓降太高時(shí)，穿過(guò)NMOS晶體管106的電流路徑可觸發(fā)，迫使NMOS晶體管106進(jìn)入雙極模式。當(dāng)NMOS晶體管106并不是設(shè)計(jì)用于雙極傳導(dǎo)，這導(dǎo)致了NMOS晶體管的毀壞。由于NMOS的減小的觸發(fā)電壓(Vt’＜Vt1，見(jiàn)上及圖2)，在高級(jí)CMOS技術(shù)中，所預(yù)期電流路徑的最大或臨界電壓會(huì)比較小。
通過(guò)在ESD受壓過(guò)程中將NMOS柵極拉到Vss，現(xiàn)有的特殊技術(shù)增加了NMOS晶體管的Vt1觸發(fā)電壓。這種“隔離電路”在前面已經(jīng)描述了(美國(guó)專利6,529,359)，并可以用于保護(hù)NMOS晶體管。但是，這些電路增加了預(yù)驅(qū)動(dòng)器邏輯的復(fù)雜性，并且僅將臨界電壓增加一個(gè)很小的量(在高級(jí)CMOS技術(shù)中典型的是1-2VVdelta＝Vavalanche-Vhold)。對(duì)較大的ESD受壓電流，NMOS毀壞依然會(huì)出現(xiàn)。
隔離電阻308‘Riso’(見(jiàn)圖3)可以減小流過(guò)NMOS晶體管106的電流，有時(shí)它被放置在輸出焊點(diǎn)112和輸出驅(qū)動(dòng)器102之間。如果ESD電流的一小部分流過(guò)NMOS晶體管106和電阻308，將引發(fā)大的壓降，使穿過(guò)二極管302和電源箝位電路306的預(yù)期電流路徑受益。這個(gè)隔離電阻308已被使用在成熟的技術(shù)中，如“快”ESD調(diào)整，但是它有很多不足。需要大電阻值(～50歐姆至1k歐姆)來(lái)有效地將流過(guò)NMOS晶體管106的電流減小為安全值。輸出驅(qū)動(dòng)器速度和輸出電流/電壓作為電阻值的函數(shù)而減小。這樣，輸出驅(qū)動(dòng)器的尺寸需要被增加以維持正常操作的輸出電流電平不變。這種尺寸上的增加可能是不實(shí)際的。
因?yàn)榭偩€阻抗一般會(huì)使總壓降增加到過(guò)大的值，存在另一種本地保護(hù)NMOS晶體管106的技術(shù)。本地箝位電路318/320被放置在NMOS的漏極-源極附近并與之并聯(lián)。目的是將電壓箝位到一個(gè)低于NMOS晶體管106的(減小的)Vt1(Vt1’)觸發(fā)電壓的安全值。由于非常窄的ESD設(shè)計(jì)窗口，這要求對(duì)本地箝位電路318/320的費(fèi)力的觸發(fā)電壓選擇。箝位電路需要在充分低于NMOS晶體管的Vt1/Vt1’觸發(fā)電壓(其定義了最大觸發(fā)電壓)、但充分高于正常操作的最大信號(hào)電壓(其定義了最小充分電壓，以防止不希望的觸發(fā))的電壓上開(kāi)始傳導(dǎo)。在許多應(yīng)用中，最大和最小電壓的差別非常小，并且有時(shí)是可忽略的。因而，在許多實(shí)例中，使用本地箝位電路318/320對(duì)保護(hù)任何輸出驅(qū)動(dòng)反向器102的晶體管并沒(méi)有用處。
當(dāng)前，用于保護(hù)輸出驅(qū)動(dòng)器不受ESD事件影響的可用技術(shù)是復(fù)雜的，并妨礙輸出驅(qū)動(dòng)器的正常操作。因此，在本領(lǐng)域中需要一種方法和裝置來(lái)提高對(duì)輸出驅(qū)動(dòng)器中所使用的晶體管的保護(hù)。

發(fā)明內(nèi)容本發(fā)明是一種用于為電路提供電流受控ESD保護(hù)的方法和裝置。本發(fā)明的實(shí)施方式可用于保護(hù)輸入或輸出焊點(diǎn)不受ESD事件影響。ESD保護(hù)電路包括一個(gè)ESD箝位電路，和控制所述箝位電路的激活的電流檢測(cè)器。ESD箝位電路跨越驅(qū)動(dòng)器晶體管的輸出或輸入端子而連接。本地箝位電路被耦合至電流檢測(cè)器，當(dāng)來(lái)自ESD事件的電流超過(guò)預(yù)定限制時(shí)，所述電流檢測(cè)器激活該箝位電路。該箝位電路還可用于保護(hù)集成電路中所使用的NMOS和PMOS晶體管。電流檢測(cè)器和ESD箝位電路可以被獨(dú)立設(shè)計(jì)，并且可以被放置在半導(dǎo)體芯片的分離區(qū)域。
為了可以詳細(xì)理解本發(fā)明的上述特性，本發(fā)明的更具體的描述，簡(jiǎn)要總結(jié)上述，可參考具體實(shí)施方式
，其中一些實(shí)施方式在附圖進(jìn)行了說(shuō)明。但是，應(yīng)該注意，附圖僅說(shuō)明了本發(fā)明的典型實(shí)施方式，因此并不是要限制它的范圍，因?yàn)楸景l(fā)明可允許其它的等效實(shí)施方式。
圖1是包括反向器級(jí)的傳統(tǒng)CMOS輸出驅(qū)動(dòng)器的結(jié)構(gòu)的示意圖；圖2以圖表說(shuō)明了相對(duì)于接地的Vss施加于輸出焊點(diǎn)的正ESD電壓的效果；圖3是用于輸出驅(qū)動(dòng)器的ESD保護(hù)的傳統(tǒng)雙二極管和電源箝位保護(hù)電路的示意圖；圖4是本發(fā)明的電流控制ESD箝位電路的示意圖；圖5示出了使用電流控制SCR的本發(fā)明的一個(gè)實(shí)施方式的示意圖；圖6示出了本發(fā)明的第二實(shí)施方式的示意圖；圖7示出了本發(fā)明的第三實(shí)施方式的示意圖；圖8示出了用于保護(hù)輸出驅(qū)動(dòng)器的PMOS晶體管的本發(fā)明的一個(gè)實(shí)施方式的示意圖；圖9示出了本發(fā)明的替換的實(shí)施方式的示意圖；圖10示出了用于保護(hù)集成電路的輸入焊點(diǎn)的本發(fā)明的一個(gè)實(shí)施方式的示意圖；圖11示出了用于保護(hù)集成電路的輸入焊點(diǎn)的實(shí)施例的替換實(shí)施方式的示意圖；圖12示出了圖9的實(shí)施例的替換實(shí)施方式；圖13示出了圖9的實(shí)施例的另一個(gè)替換實(shí)施方式。
具體實(shí)施方式本發(fā)明提供了一種電流受控ESD箝位電路，以保護(hù)集成電路中的NMOS或PMOS晶體管免于施加在節(jié)點(diǎn)(輸入或輸出)和Vss或Vdd節(jié)點(diǎn)(或地)間的ESD電壓。為了防止晶體管和ESD箝位電路間的觸發(fā)競(jìng)爭(zhēng)，箝位電路的觸發(fā)電壓由流過(guò)晶體管的電流控制。本發(fā)明包括耦合至至少一個(gè)ESD箝位電路的至少一個(gè)電流檢測(cè)器。電流檢測(cè)器被設(shè)計(jì)為區(qū)分正常集成電路操作中產(chǎn)生的電流和ESD事件中生成的電流。
圖4是輸出驅(qū)動(dòng)器400的第一實(shí)施例的示意圖，其包括電流受控ESD箝位電路402/404，其被設(shè)置以保護(hù)反向器102中的晶體管104、106。具體地，第一ESD箝位電路402被從PMOS晶體管104的源極端子連接至漏極端子，第二ESD箝位電路404被從NMOS晶體管106的源極端子連接至漏極端子。輸出焊點(diǎn)112和Vss間的正ESD事件由箝位電路404處理，而輸出焊點(diǎn)112和Vdd間的負(fù)ESD事件由箝位電路402處理。ESD箝位電路402/404不被一個(gè)特定電壓觸發(fā)，這種電壓觸發(fā)需要麻煩的觸發(fā)電壓選擇電路。在流過(guò)晶體管104/106的某個(gè)電流電平上，ESD箝位電路402/404被觸發(fā)。當(dāng)施加輸出焊點(diǎn)112和Vss間的正ESD電壓時(shí)，NMOS晶體管106首先導(dǎo)通，因?yàn)樗纬闪司哂凶钚∽杩沟穆窂?。本發(fā)明在流過(guò)晶體管106的電流路徑中增加了電流檢測(cè)器。當(dāng)路徑中的電流幅度充分大于正常操作的最大電流時(shí)，ESD箝位電路404關(guān)閉，在輸出112和Vss線之間創(chuàng)建了一個(gè)低歐姆分流路徑，箝制電壓并保護(hù)NMOS晶體管106。對(duì)于負(fù)ESD電壓，在輸出焊點(diǎn)112和Vdd間，箝位電路402以類(lèi)似方式工作以分流負(fù)ESD電壓到Vdd線，并保護(hù)PMOS晶體管104。可以增加二極管302/304以分別分流輸出焊點(diǎn)112和Vdd間的正ESD電壓，及輸出焊點(diǎn)112和Vss間的負(fù)ESD電壓。
圖5示出了輸出驅(qū)動(dòng)器500的第一實(shí)施方式的示意圖，其中ESD箝位電路404包括一個(gè)SCR505和一個(gè)用作電流檢測(cè)器的電流感應(yīng)電阻502。為了簡(jiǎn)便，僅顯示和詳細(xì)描述保護(hù)NMOS晶體管106的箝位電路404。箝位電路402的一個(gè)實(shí)施方式保護(hù)PMOS晶體管，被參考圖8示出并描述。電流感應(yīng)電阻502(或其它觸發(fā)或感應(yīng)元件)可以被共享來(lái)激活ESD箝位電路402、404。
SCR505包括以傳統(tǒng)方式排列的第一晶體管504和第二晶體管506。具體的，晶體管506的基極和發(fā)射極被分別連接至晶體管504的集電極和Vss(陰極)。晶體管506的集電極被連接至晶體管504的基極和驅(qū)動(dòng)器102的輸出(形成柵極G2)。晶體管504的發(fā)射極形成SCR505的陽(yáng)極，并連接至輸出焊點(diǎn)112。電流感應(yīng)電阻502被連接在柵極G2和SCR505的陽(yáng)極之間。當(dāng)陽(yáng)極(連接至輸出節(jié)點(diǎn))和G2節(jié)點(diǎn)(連接至NMOS的漏極)間的壓降達(dá)到大約0.7V，即SCR505的陽(yáng)極-G2二極管的內(nèi)置電壓時(shí)，ESD箝位電路404被觸發(fā)。電阻502的電阻值以這種方式定義，對(duì)于正常操作中最多到最大允許電流的電流，通過(guò)電阻502的壓降小于0.7V。對(duì)于ESD電流電平，它一般要大得多，通過(guò)電阻502的壓降足夠大以觸發(fā)SCR505。
為了限制流過(guò)驅(qū)動(dòng)器106的電流，可以將二極管302放置在電阻502后面。在此情況下，在觸發(fā)SCR505之前流過(guò)電阻502的電流被分成2個(gè)電流路徑驅(qū)動(dòng)器106和二極管302。
盡管在前面的描述中電流感應(yīng)電阻502被放置在SCR505的陽(yáng)極-G2接點(diǎn)上，即在輸出驅(qū)動(dòng)器106的漏極側(cè)，當(dāng)電阻被放置在SCR505的G1-陰極電阻上，即輸出驅(qū)動(dòng)器106的源極側(cè)時(shí)，適用相同的原理。
NMOS晶體管106作為針對(duì)ESD箝位電路404的自控觸發(fā)元件?；赟CR的ESD箝位電路被選擇，因?yàn)樗哂袉挝幻娣e最高的ESD電流健壯性。
可以基于正常操作過(guò)程中流過(guò)NMOS晶體管106的最大電流值，計(jì)算放置在陽(yáng)極和SCR505的G2(Nwell)連接間的電流感應(yīng)電阻502的電阻值。通常，100um的NMOS晶體管106具有正常操作輸出電流(0.5mA/um柵極寬度)INMOS_normal_operation＝50mA的最大值。當(dāng)形成ESD健壯時(shí)，該NMOS通?？商峁┩ㄟ^(guò)其寄生雙極設(shè)備的10倍高的電流電平INMOS_ESD＝500mA。
電阻值需要足夠小以防止正常操作中不希望的SCR觸發(fā)，公式表示為INMOS_normal_operation·RISO<<0.4V⇒RISO<<0.4V50mA=8Ω]]>另一方面，電流感應(yīng)電阻的值需要足夠大以保證在輸出驅(qū)動(dòng)器102被破壞之前，ESD箝位電路404被觸發(fā)進(jìn)入低歐姆狀態(tài)。下式計(jì)算最小值INMOS_ESD·RISO>>0.7V⇒RISO>>0.7V500mA=1.4Ω]]>在該實(shí)例中，電阻值需要在1.4到8歐姆之間。在可將NMOS設(shè)備做得健壯的技術(shù)中，該公式表示相同的可能性，因?yàn)樽畲蠹纳p極電流通常比正常操作最大電流電平高10倍。
在一個(gè)替換實(shí)施方式中，在圖9中示為電路900，可以在柵極G2和輸出驅(qū)動(dòng)器(晶體管106的漏極)之間增加一個(gè)阻抗元件902。所述元件902在ESD事件中具有低阻抗，并且在正常電路操作中具有高阻抗。這種元件902的一個(gè)實(shí)例是正向?qū)Ｊ较碌亩O管。該二極管有效地降低了輸出驅(qū)動(dòng)器所見(jiàn)的電容量。但是，該二極管增加了相同大小的電流感應(yīng)電阻502所需的觸發(fā)電流，因?yàn)橛|發(fā)SCR505所需的橫跨此電阻502的總電壓現(xiàn)在等于1.4V，即二極管的固有壓降的2倍。使用這種元件902提供了額外的壓降，該壓降提供了對(duì)于ESD事件的額外余量。這在高溫應(yīng)用中非常重要。同樣，對(duì)于具有高操作電流的驅(qū)動(dòng)器，電阻502可能非常小，而不實(shí)際。因此，增加一個(gè)二極管902使得可以使用具有可實(shí)現(xiàn)值的電阻502。
其它裝置也可以用作阻抗元件902，包括多個(gè)串聯(lián)二極管、MOS裝置等。圖12示出了圖9中的實(shí)施例的一個(gè)替換實(shí)施方式的示意圖，它包括具有阻抗元件的電路1200，該阻抗元件是從節(jié)點(diǎn)G2耦合至反向器輸出的一系列MOS裝置1202。圖13示出了圖9的實(shí)施例的另一個(gè)實(shí)施方式，包括一個(gè)電路1200，其中阻抗元件1302包括一個(gè)MOS晶體管1304、一個(gè)電容器1306、和一個(gè)電阻1308。晶體管的漏極被耦合至節(jié)點(diǎn)G2，源極被耦合至反向器輸出。電阻1308及電容器1306從VDD到VSS串聯(lián)連接。因此，當(dāng)Vdd線加電時(shí)，該電路將晶體管1304切換至關(guān)閉狀態(tài)。晶體管1304的柵極被通過(guò)電容器1306耦合至VSS。此外，如果柵極G1被用于觸發(fā)SCR505，則所述元件902被從柵極G1連接至晶體管106的漏極。
在本發(fā)明的另一個(gè)實(shí)施方式中，如圖6中所示，在驅(qū)動(dòng)器600的ESD箝位電路606中增加PMOS晶體管604，它連接PAD112至SCR505的G1。PMOS晶體管604的柵極被連接至輸出驅(qū)動(dòng)器106。SCR505的柵極G2可以被連接至輸出驅(qū)動(dòng)器106，設(shè)為浮動(dòng)，或者被耦合至輸出焊點(diǎn)112。這些連接中的每一個(gè)都可以被通過(guò)一個(gè)專用R2電阻502來(lái)形成以降低觸發(fā)電流。偏置電阻602被從G1連接至Vss。此電阻可以被從外部加入，或者是SCR505的固有襯底或Pwell阻抗。在ESD事件過(guò)程中，PMOS晶體管604的柵極被拉低了，觸發(fā)該晶體管進(jìn)入MOS模式。然后PMOS晶體管604向SCR505的G1節(jié)點(diǎn)中注入電流，有效地驅(qū)動(dòng)ESD箝位電路。此外，如果SCR505的柵極G2被耦合至輸出驅(qū)動(dòng)器，則因?yàn)殡娮?02上的電壓也正向偏置在SCR的節(jié)點(diǎn)G2上的所述二極管，所述SCR也可被流過(guò)G2節(jié)點(diǎn)的電流所觸發(fā)。因此觸發(fā)條件變成INMOS_ESD·Rsense＞＞min(0.7V，VthPMOS)為了在正常操作中保持箝位電路關(guān)閉，條件為INMOS_normal_operation·Rsense＜＜min(0.3V，V′PMOS)，其中V’PMOS為PMOS晶體管502的源極-柵極電壓，其中穿過(guò)PMOS晶體管的泄漏充分低。因?yàn)镸OS的特性在ESD保護(hù)開(kāi)發(fā)時(shí)是通常已知的，ESD工程師能夠計(jì)算出Rsense602的適當(dāng)值。通過(guò)在設(shè)計(jì)值包含PMOS晶體管604，SCR觸發(fā)電流被分流到兩個(gè)路徑(PMOS晶體管604和驅(qū)動(dòng)晶體管106)，因此降低了在SCR505被觸發(fā)前所述驅(qū)動(dòng)晶體管604所需導(dǎo)通的電流量。
在輸出驅(qū)動(dòng)器700的另一個(gè)實(shí)施方式中，圖7中所示，晶體管702的PMOS柵極-源極上的壓降產(chǎn)生了一個(gè)通過(guò)共享觸發(fā)總線704流向電源箝位電路306的偏置信號(hào)。PMOS晶體管702只是加入到每個(gè)輸入-輸出焊點(diǎn)112中的一個(gè)很小的附加設(shè)備。附加觸發(fā)總線704通過(guò)所有的I/O被共享，并且可以具有非常小的金屬寬度，因?yàn)橛捎赗值(～1K歐姆)非常高，電流被限制為低值。相對(duì)于VSS施加在I/O焊點(diǎn)112上的ESD電壓首先流過(guò)驅(qū)動(dòng)器NMOS晶體管106，當(dāng)產(chǎn)生了足夠的柵極-源極偏壓時(shí)，該晶體管106從特定電流電平(如100mA)開(kāi)始導(dǎo)通PMOS晶體管702。在正常操作中，沒(méi)有足夠的壓降來(lái)激活PMOS晶體管702。當(dāng)PMOS晶體管702導(dǎo)通時(shí)，它將把觸發(fā)總線704的電勢(shì)拉高到IO焊點(diǎn)電壓。這產(chǎn)生了一個(gè)信號(hào)以在非常低的Vt1激活電源箝位電路306，從而使電流流過(guò)二極管302和電源箝位電路306。例如，電源箝位電路306被創(chuàng)建為一個(gè)公知的NMOS觸發(fā)SCR，以產(chǎn)生高保持電流SCR來(lái)防止閉鎖問(wèn)題。
圖8示出了輸出驅(qū)動(dòng)器800的一部分的實(shí)現(xiàn)的示意圖，其中輸出驅(qū)動(dòng)器800具有ESD箝位電路402和電流感應(yīng)電阻802，即一個(gè)電流檢測(cè)器以保護(hù)PMOS晶體管104。ESD箝位電路402包括一個(gè)SCR800。SCR800包括一個(gè)PNP晶體管804、一個(gè)NPN晶體管806和電阻808。晶體管804的發(fā)射極被耦合至Vdd，晶體管804的基極被連接至驅(qū)動(dòng)器晶體管104的源極和晶體管806的集電極。晶體管804的集電極被連接至晶體管806的基極并通過(guò)電阻808連接至Vss。如果輸出驅(qū)動(dòng)器電路使用深N-well技術(shù)或絕緣體技術(shù)上的硅，則電阻808可被連接至輸出端112而不是Vss，或者設(shè)為浮動(dòng)的。晶體管806的發(fā)射極被連接至輸出端112。電阻802被耦合在Vdd和晶體管104的源極之間。電阻802上的壓降與流過(guò)晶體管104的電流成正比。與第一實(shí)施例類(lèi)似，當(dāng)流過(guò)電阻802的電流變成大值時(shí)，則SCR800被激活，并且從輸出焊點(diǎn)112到Vdd導(dǎo)通ESD電流。電阻802的值以如上所述的方式計(jì)算。圖6和7的附加觸發(fā)電路可與圖8的PMOS保護(hù)電路一起使用。在某些應(yīng)用中，觸發(fā)電路可用于PMOS保護(hù)電路，或NMOS保護(hù)電路，或者兩者，即ESD電路不需要是對(duì)稱的。
圖10示出了本發(fā)明的一個(gè)實(shí)施例，用于通過(guò)使用電流受控ESD電路1008、1010來(lái)保護(hù)與輸入焊點(diǎn)1006相耦合的電路1012。為了保護(hù)電路1000不受正ESD事件影響，ESD電路1008包括耦合至電流感應(yīng)電阻502的SCR505(雙極晶體管504、506和電阻602)。為了保護(hù)電路1000不受負(fù)ESD事件影響，ESD電路1010包括一個(gè)類(lèi)似于圖8的SCR800的SCR結(jié)構(gòu)。
電阻502從輸入焊點(diǎn)耦合至要被保護(hù)的電路1012的輸入(晶體管104和106)。在輸入電路1012的一個(gè)實(shí)例中，所述諸個(gè)晶體管、NMOS晶體管106及PMOS晶體管104的柵極彼此耦合在一起。PMOS晶體管104的源極被耦合至電壓Vdd，NMOS晶體管106的源極被耦合至電壓Vss。每個(gè)晶體管104、106的漏極可被耦合在一起。
為了提供一條使觸發(fā)電流流入輸入焊點(diǎn)而不流過(guò)晶體管的柵極的路徑，第一二極管1002被從柵極耦合至Vdd(陽(yáng)極連至Vdd)，第二二極管1004被從柵極耦合至Vss(陰極連至Vss)。以此方式，正ESD事件的電流流過(guò)電阻502和二極管1002到達(dá)Vdd。當(dāng)ESD電流足夠大時(shí)，SCR505被觸發(fā)而傳導(dǎo)ESD電壓至Vss。負(fù)ESD事件，電流流過(guò)電阻502和二極管1004到達(dá)Vss。當(dāng)ESD電流足夠大時(shí)，SCR800被觸發(fā)而傳導(dǎo)ESD電壓至Vdd。因此，電流受控ESD電路被用于保護(hù)電路1012的輸入不受正和負(fù)ESD電壓影響。
圖11示出了圖10中的本發(fā)明的實(shí)施例的一個(gè)替換實(shí)施方式。在輸入電路1100的該實(shí)現(xiàn)中，二極管1102被從輸入焊點(diǎn)1006耦合至Vdd(陽(yáng)極連至Vdd)，二極管1104被從輸入焊點(diǎn)1006耦合至Vss(陰極連至Vss)。為了保護(hù)輸入不受正ESD電壓影響，SCR505被從輸入焊點(diǎn)耦合至Vss以在被電流感應(yīng)電阻502觸發(fā)時(shí)導(dǎo)通。在正常操作中的電流路徑穿過(guò)有源源極抽吸(ASP)電路，該電路從所述柵極連接點(diǎn)連至晶體管106的源極。電阻1108將源極106耦合至Vss。當(dāng)過(guò)大的電流流過(guò)串聯(lián)連接的電阻502、ASP1106和電阻1108時(shí)，該SCR被觸發(fā)。類(lèi)似的電路結(jié)構(gòu)可用于保護(hù)電路1012不受負(fù)ESD電壓影響。
盡管上述描述指示了本發(fā)明的實(shí)施例，可以在不背離它的基本范圍的情況下設(shè)計(jì)本發(fā)明的其它和進(jìn)一步的實(shí)施例，其范圍由下面的權(quán)利要求
確定。
權(quán)利要求
1.一種靜電放電(ESD)裝置，包括一個(gè)電流檢測(cè)器，用于檢測(cè)流過(guò)要被保護(hù)的電路的電流；一個(gè)耦合至所述電流檢測(cè)器的箝位電路，當(dāng)所述電流檢測(cè)器檢測(cè)到具有至少預(yù)定幅度的電流時(shí)，所述箝位電路激活以保護(hù)所述裝置。
2.如權(quán)利要求
1所述的ESD裝置，其中電流檢測(cè)器是一個(gè)電阻，該電阻的值限定了所述電流的預(yù)定幅度。
3.如權(quán)利要求
1所述的ESD裝置，其中所述電路是輸出驅(qū)動(dòng)器中的一個(gè)晶體管。
4.如權(quán)利要求
1所述的ESD裝置，其中所述電路包括輸出焊點(diǎn)和參考電勢(shì)之間的至少一個(gè)二極管，其中所述至少一個(gè)二極管傳導(dǎo)流經(jīng)所述電流檢測(cè)器的至少一部分所述電流。
5.如權(quán)利要求
1所述的ESD裝置，其中所述箝位電路是硅控整流器(SCR)。
6.如權(quán)利要求
1所述的ESD裝置，其中一個(gè)耦合至所述電流檢測(cè)器的觸發(fā)器電路，其中所述電流檢測(cè)器激活所述觸發(fā)器電路，所述觸發(fā)器電路激活所述箝位電路。
7.如權(quán)利要求
6所述的ESD裝置，其中所述觸發(fā)器裝置是MOS晶體管。
8.如權(quán)利要求
1所述的ESD裝置，其中所述ESD裝置包括一個(gè)電源箝位電路被耦合在所述要被保護(hù)的電路兩端，從第一參考電勢(shì)到第二參考電勢(shì)。
9.一種用于保護(hù)輸出電路的ESD電路，包括第一電流檢測(cè)器，通過(guò)第一晶體管連接在從輸出焊點(diǎn)到第一電勢(shì)的電流路徑中；第一SCR，其柵極連接至所述電流檢測(cè)器，陽(yáng)極連接至所述輸出焊點(diǎn)，并且陰極連接至所述第一電勢(shì)；第二電流檢測(cè)器，通過(guò)第二晶體管連接在從輸出焊點(diǎn)到第二電勢(shì)的電流路徑中；第二SCR，其柵極連接至所述電流檢測(cè)器，陰極連接至所述輸出焊點(diǎn)，并且陽(yáng)極連接至所述第二電勢(shì)；
10.如權(quán)利要求
9所述的ESD電路，其中第一和第二電流檢測(cè)器是電阻。
專利摘要
用于提供ESD保護(hù)的方法和裝置。ESD箝位電路被連接至要被保護(hù)的電路兩端。該箝位電路被耦合至一個(gè)電流檢測(cè)器，當(dāng)來(lái)自ESD事件的電流超過(guò)預(yù)定限制時(shí)，該電流檢測(cè)器激活該箝位電路。
文檔編號(hào)H03K17/0814GK1998120SQ20058001854
公開(kāi)日2007年7月11日 申請(qǐng)日期2005年6月8日
發(fā)明者本杰明·范坎普, 弗雷德里克·德蘭特爾, 吉爾特·韋伯, 巴特·柯賓斯 申請(qǐng)人:沙諾夫公司, 沙諾夫歐洲公司導(dǎo)出引文BiBTeX, EndNote, RefMan