專利名稱:可寫存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種可寫存儲器。具體而言，本發(fā)明涉及一種具有低功率消耗和減小的半導(dǎo)體管芯(die)上的占位面積(footprint)的存儲器。
背景技術(shù)：
常常期望能夠在半導(dǎo)體器件制造之后將控制字編程到該半導(dǎo)體器件中。這些控制字可以控制該器件的功能和/或可以是用于調(diào)整該器件的工作參數(shù)以滿足某個所需規(guī)格的系數(shù)。
一種提供只可被寫入一次的可靠的非易失性存儲器的公知方式是如圖1所示的交叉耦合晶體管對。可看出，該裝置包括第一熔絲2和第二熔絲6，第一熔絲2被設(shè)置為與第一晶體管4串聯(lián)，第二熔絲6被設(shè)置為與第二晶體管8串聯(lián)。晶體管4和8是場效應(yīng)晶體管，且晶體管4的柵極連接到熔絲6和晶體管8之間的節(jié)點(diǎn)，且晶體管8的柵極連接到熔絲2和晶體管4之間的節(jié)點(diǎn)。晶體管的源極端子連接到地供電軌，且熔絲2和6連接到正供電軌VDD。為了對該裝置編程，必須有選擇地?zé)龜嗳劢z2和6，其中一個熔絲保持完好。因此，如果該存儲單元的輸出由節(jié)點(diǎn)10表示，那么為了將“1”寫入存儲器，熔絲6必須保持完好，而熔絲2必須被燒斷，從而使其為高阻抗。這意味著晶體管4的柵極將由于通過熔絲6至正供電軌VDD的低阻抗連接而保持為高，而晶體管8的柵極將由于通過晶體管4至地的低阻抗路徑而保持為低。這產(chǎn)生了甚至在上電之后也將總是返回到其正確狀態(tài)的穩(wěn)定配置，同時還基本上不消耗電流，因?yàn)橐驗(yàn)槿劢z2被燒斷，所以理想上無電流流過熔絲2和晶體管4，且因?yàn)榫w管8由于其柵極通過晶體管4接地而保持為完全關(guān)斷，所以無電流流過熔絲6和晶體管8。因此該存儲器電路是非?？煽康摹Ｔ趯?shí)踐中，燒斷的熔絲經(jīng)常表現(xiàn)出高阻抗而不是“不導(dǎo)電的”。因此，小電流可被汲取通過“燒斷的”熔絲并然后通過被接通的串聯(lián)晶體管。
遺憾的是，該存儲器電路在硅管芯上可能占據(jù)相對大量的空間。熔絲2和6被典型地制造為兩個金屬觸點(diǎn)之間的硅橋或多晶硅橋。由于燒斷熔絲所需的電流相對大(與通常在集成電路內(nèi)流動的電流相比較)，于是至熔絲的功率連接相應(yīng)地較大。另一個問題是與熔絲串聯(lián)的晶體管需要能夠使足夠的電流通過以燒斷第一位置的熔絲。這通常導(dǎo)致為每個熔絲制造兩個晶體管。因此，在圖1中，晶體管4是對存儲單元起作用的晶體管，而晶體管4a僅被提供用以使熔絲燒斷電流通過。類似的晶體管8和8a被提供在存儲單元的其他分支上。結(jié)果，這些熔絲燒斷晶體管4a、8a與僅被制造用于邏輯門的晶體管4和8的尺寸相比非常大，并且僅被提供用于在器件編程期間傳導(dǎo)熔絲燒斷電流。因此，總之，盡管圖1中所示的裝置產(chǎn)生了可靠的存儲單元，但其在硅管芯上相對龐大，并且這是不利的，因?yàn)樵谥圃煊诠韫苄旧系碾娐返牟煌糠种g經(jīng)常存在對硅管芯上的空間的競爭。
現(xiàn)有技術(shù)中已認(rèn)識到該問題，并且已描述了諸如圖2中所示的更為緊湊的存儲單元。圖2中所示的裝置僅包括與晶體管14串聯(lián)組合的一個可熔元件12。存儲單元的輸出由節(jié)點(diǎn)16表示。通常，晶體管14被保持關(guān)斷，直到需要讀取存儲器為止。當(dāng)執(zhí)行存儲器讀取時，測試電壓被施加到晶體管14的柵極以便接通晶體管14。如果熔絲完好，那么熔絲將使足夠的電流通過以將輸出節(jié)點(diǎn)16保持為“1”，盡管電流流過晶體管14。然而，如果熔絲12已被燒斷，那么晶體管14使得節(jié)點(diǎn)16被拉到地。再一次地，在存儲器寫操作期間，需要使足夠的電流通過熔絲12以將其燒斷。這典型地通過制造較大的熔絲燒斷晶體管18來執(zhí)行。在任何情況下，可以看出該存儲器裝置占據(jù)了圖1中所示的存儲單元的面積的大約一半。然而，其在存儲器讀取過程期間通過相對大的電流，如果熔絲完好的話，而圖1所示的存儲器盡管如上文所提及的那樣出現(xiàn)某個電流，但不通過大的電流。因此，管芯上的空間已被用以換取功率消耗。另外，晶體管14的接通和關(guān)斷可引起電流波動，該電流波動可能干擾其他電路的性能。
當(dāng)然，功率消耗常常是極重要的。因此現(xiàn)有技術(shù)還教示了可以將圖2中所示的裝置如圖3中所示地那樣修改為包括RAM單元20，RAM單元20可以用來響應(yīng)于施加到晶體管14的柵極的短測試脈沖而捕捉并保持存儲單元的內(nèi)容。這意味著電流僅需要在相對短暫的讀取周期期間通過存儲單元，然后結(jié)果可被鎖存到RAM單元20中，RAM單元20典型地被制造為靜態(tài)RAM，使得一旦其已鎖存結(jié)果，其就不再使任何另外的電流通過(理論上而言)。RAM單元20的制造典型地僅需要少許相對小的晶體管，并且因此圖3中所示的裝置與圖1中所示的裝置相比仍占據(jù)小得多的電路面積。
即使利用圖3所示的修改，存儲器仍然不完美，因?yàn)榇鎯卧x周期期間的功率軌上的噪聲可能導(dǎo)致其在讀周期期間傳遞錯誤的值。任何半導(dǎo)體制造商假設(shè)產(chǎn)品用戶可合作以將產(chǎn)品放在具有穩(wěn)定供電的低噪聲環(huán)境中都是危險的。因此，一般慣例是，定期地輪詢圖3中所示的裝置以刷新存儲單元20中的內(nèi)容。這改善了電路的完整性，但增大了其功率需求。還存在可能在存儲器被輪詢以刷新其內(nèi)容之前發(fā)生存儲器讀取的風(fēng)險。

發(fā)明內(nèi)容根據(jù)本發(fā)明的第一方面，提供了一種可寫存儲器，該存儲器包括至少一個存儲單元，所述至少一個存儲單元包括與晶體管串聯(lián)的可熔元件，并且其中狀態(tài)信號從可熔元件和晶體管之間的節(jié)點(diǎn)得到，該存儲器進(jìn)一步包括完整性檢查器，其被設(shè)置為對其中狀態(tài)信號處于預(yù)定狀態(tài)的存儲單元的數(shù)目進(jìn)行測量、并且將該測量與預(yù)定檢查數(shù)目進(jìn)行比較、并且如果比較結(jié)果不令人滿意則引起存儲器重置操作被執(zhí)行。
因此，可以提供一種存儲器，其使用具有圖2中所示的設(shè)計的相對小的占位面積的存儲單元，但是其中存儲器的電流消耗與圖1中所示的裝置相當(dāng)，并且其中還可以確保來自存儲器的結(jié)果的完整性。
因?yàn)榇鎯ζ鞯墓β氏膽?yīng)盡可能小且理論上理想地為零仍然是重要的，所以完整性檢查器優(yōu)選地以靜態(tài)邏輯單元來實(shí)施。這意味著當(dāng)完整性檢查器中的信號進(jìn)行轉(zhuǎn)換時，電流僅由完整性檢查器汲取。優(yōu)選地，完整性檢查器被解鎖并且不被多路復(fù)用，從而將轉(zhuǎn)換數(shù)目降低到最小值并且最小化由完整性檢查器所汲取的電流。
取決于所需的可靠性程度或可接受的錯誤位風(fēng)險，可以得到諸如表示存儲器內(nèi)容的奇偶校驗(yàn)或哈希碼的參數(shù)，并且可以使用該參數(shù)作為其中狀態(tài)信號處于預(yù)定狀態(tài)的存儲單元的數(shù)目的測量結(jié)果。因此，假定奇偶校驗(yàn)產(chǎn)生電路或哈希產(chǎn)生電路被適當(dāng)?shù)貥?gòu)造，則得出存儲器內(nèi)容為正確的錯誤確認(rèn)的機(jī)會可以被降低到可接受的值。然而，在許多電路配置中，存儲器內(nèi)容為正確的統(tǒng)計可能性并不足夠大，并且期望絕對有把握所述內(nèi)容為正確。如果存儲器被適當(dāng)構(gòu)造，則這可以通過對處于預(yù)定狀態(tài)的單元的數(shù)目進(jìn)行計數(shù)來完成。
有利地，存儲單元被構(gòu)造成使得狀態(tài)信號被用來形成用于控制存儲單元的晶體管的控制信號。特別有利的配置是使用反相器來對狀態(tài)信號取反以形成控制信號。這產(chǎn)生了一種裝置，其中如果熔絲完好，則存儲單元總是給出正確的輸出，即來自可熔元件和晶體管之間的節(jié)點(diǎn)的“1”。如果可熔元件并非完好，則存儲單元應(yīng)在其輸出給出“0”，但是仍存在在上電期間某些單元將輸出錯誤的“1”的小的風(fēng)險。然而，可以使用存儲單元決不會給出錯誤的零的特性，并且因此可以通過對處于“1”狀態(tài)或可替換地處于“零”狀態(tài)的單元的數(shù)目進(jìn)行計數(shù)來檢查存儲器的完整性。然后處于所述狀態(tài)中的一種或另一種的存儲單元的計數(shù)可以由哈希處理或類似的處理來壓縮，并與類似地得到的檢查數(shù)目進(jìn)行比較，或者可替換地并且優(yōu)選地，處于預(yù)定狀態(tài)的單元的數(shù)目的計數(shù)可以直接與本身對處于該預(yù)定狀態(tài)的單元的數(shù)目進(jìn)行編碼的檢查數(shù)目進(jìn)行比較。
可以產(chǎn)生全加器以將存儲單元內(nèi)容中的每一個彼此相加，以確定多少存儲單元處于預(yù)定狀態(tài)，“0”或“1”。然而，發(fā)明者已認(rèn)識到，可以通過將存儲器細(xì)分為存儲單元組并且使用遞增器鏈而不是全加器形成該組之和來實(shí)現(xiàn)硅管芯上進(jìn)一步的空間節(jié)約。遞增器取前一個二進(jìn)制字并且可以將其保持不變或者僅將其遞增(加1)。因此，遞增器可以利用比全加器少的部件來構(gòu)建，并且因此在管芯上占據(jù)較小的空間。然后各個遞增器的輸出可以使用全加器來求和，以得到表示處于預(yù)定狀態(tài)的存儲單元的數(shù)目的最終字(final word)。然后該字可以例如通過一系列異或門來與預(yù)定檢查數(shù)目進(jìn)行比較以確定所述數(shù)目是否匹配。
如果處于預(yù)定狀態(tài)的單元的數(shù)目不等于預(yù)期數(shù)目，則有必要執(zhí)行存儲器重置。這可以通過將與可熔元件串聯(lián)的晶體管暫時接通從而釋放被固定在錯誤狀態(tài)的任何存儲單元來實(shí)現(xiàn)。為了實(shí)現(xiàn)此目的，可以為每個存儲單元形成輔助晶體管，輔助晶體管與存儲單元的主晶體管并聯(lián)連接，但是輔助晶體管中的每一個響應(yīng)于將他們接通的單個控制信號，從而執(zhí)行存儲器重置。有利地，預(yù)定檢查數(shù)目存儲在其性能完全可靠的存儲器中。優(yōu)選地，用于檢查數(shù)目的存儲器使用靜態(tài)存儲器來形成，該靜態(tài)存儲器例如圖1中所示的現(xiàn)有技術(shù)類型，其總是被保證在加電時或在有噪聲的情況下進(jìn)入正確狀態(tài)。
在存儲單元的一個可替換實(shí)施例中，熔絲和晶體管串聯(lián)地設(shè)置，例如如圖3所示，并且熔絲節(jié)點(diǎn)16的輸出被鎖存到RAM單元20中。已知如果熔絲完好，則熔絲節(jié)點(diǎn)的輸出將總是“1”，然而如果熔絲被燒斷，則盡管熔絲節(jié)點(diǎn)應(yīng)處于零伏，但通過熔絲的漏電流或熔絲節(jié)點(diǎn)處的俘獲電荷可能使得其輸出“1”而不是“0”。然而，因?yàn)榫哂型旰玫娜劢z的存儲單元能夠輸出“0”的可能性非常小，所以如果熔絲輸出“0”，則可以設(shè)想其是正確的。因此，電路可以被設(shè)置為對處于預(yù)定狀態(tài)的RAM單元的數(shù)目進(jìn)行計數(shù)，并且如果與預(yù)期的處于預(yù)定狀態(tài)的RAM單元的數(shù)目的比較的結(jié)果不令人滿意則引起諸如將一個或多個晶體管14接通的存儲器重置操作被執(zhí)行。
有利地，電路被進(jìn)一步設(shè)置為將其中所關(guān)聯(lián)的RAM單元輸出指示RAM單元的熔絲被“燒斷”的“0”的存儲單元中的那些晶體管定期地接通一短暫的時間段。在該過程期間，RAM單元20的內(nèi)容被刷新。
這提供了噪聲未影響這些RAM單元的內(nèi)容的某種保證。如果單元改變狀態(tài)，那么處于預(yù)定狀態(tài)的存儲單元的數(shù)目的計數(shù)改變，并且全面的存儲器重置被啟動。因?yàn)閮H具有“燒斷的”熔絲的存儲單元被測試，所以在存儲器測試過程期間汲取的電流非常小。
將參考附圖通過實(shí)例進(jìn)一步描述本發(fā)明，在附圖中圖1示意性地圖示了具有高可靠性、低功率消耗和相對大的硅管芯上的占位面積的現(xiàn)有技術(shù)存儲單元；圖2示意性地圖示了與圖1中所示的存儲器相比具有增大的功率消耗和較小的占位面積的現(xiàn)有技術(shù)存儲單元；圖3示出了對圖2中所示的存儲器的改進(jìn)，從而降低其功率消耗但稍微增大其占位面積。
圖4示出了構(gòu)成本發(fā)明實(shí)施例的存儲器內(nèi)的存儲單元；圖5示意性地示出了構(gòu)成本發(fā)明實(shí)施例的存儲器的框圖；圖6示出了簡單的半加器；圖7示出了簡單的全加器；圖8示出了用于對存儲器的一行求和的全加器樹；圖9是示出集成電路內(nèi)的部件的相對大小的比例 圖10示意性地圖示了構(gòu)成本發(fā)明實(shí)施例的存儲器內(nèi)的存儲單元的另一實(shí)施例。
圖4是適用于本發(fā)明的存儲單元的電路圖。該存儲單元類似于圖2中所示的存儲單元，熔絲12的第一端子都是連接到供電軌VDD，并且熔絲12的第二端子都是連接到場效應(yīng)晶體管14的漏極，場效應(yīng)晶體管的源極都是連接到地軌。熔絲12和晶體管14之間的節(jié)點(diǎn)16表示可以讀取存儲單元的內(nèi)容的點(diǎn)。然而，該存儲單元還包括反相器30，反相器30的輸入連接到節(jié)點(diǎn)16，且反相器30的輸出連接到晶體管14的柵極。因此可以看出，如果熔絲12完好，那么在供電軌VDD和反相器30的輸入之間存在低阻抗路徑。因此，無論在電路上電時晶體管14接通還是關(guān)斷，熔絲的動作都將把節(jié)點(diǎn)16處的電壓拉向正供電軌，從而使得反相器向晶體管14提供將其關(guān)斷的信號。因此，在上電時的瞬時電流流動之后，該電路將設(shè)置于穩(wěn)定狀態(tài)，在該穩(wěn)定狀態(tài)下，節(jié)點(diǎn)16被保持在供電電壓VDD，并且晶體管14被關(guān)斷并且不消耗功率。
如果在設(shè)置操作期間，熔絲燒斷晶體管(晶體管14或未示出的另一晶體管)被用來將熔絲燒斷，則在熔絲節(jié)點(diǎn)16和供電軌VDD之間存在高阻抗路徑。在上電期間，反相器和電路內(nèi)的瞬態(tài)狀況可能意味著晶體管14或者短暫地接通或者永久地保持關(guān)斷。如果晶體管14短暫地接通，則其使得節(jié)點(diǎn)16短暫地接地，從而使得反相器30的輸出上升，從而確保晶體管維持接通并且因此進(jìn)入穩(wěn)定狀態(tài)。然而，如果晶體管不經(jīng)意地保持關(guān)斷，則節(jié)點(diǎn)16處的寄生電容上的俘獲電荷可足以使得反相器16的輸入出現(xiàn)錯誤的邏輯1，并且因此晶體管14保持關(guān)斷。
因此，存儲單元的動作使得如果期望該單元編碼為邏輯1(熔絲未被燒斷)，則該單元總是編碼為此狀態(tài)。然而如果熔絲已被燒斷，則存在該單元將不正確地編碼為熔絲未被燒斷的狀態(tài)的機(jī)會。
鑒于圖4，可以看出，如果存儲單元不正確地編碼為一個狀態(tài)，則可以通過設(shè)立從節(jié)點(diǎn)16到地的低阻抗路徑來容易地重置該單元。這可以通過修改對晶體管14的驅(qū)動使得重置信號可以與反相器30的輸出進(jìn)行取或來實(shí)現(xiàn)。然而，簡單并且可靠的重置可以通過制造與晶體管14并聯(lián)的重置晶體管32來實(shí)現(xiàn)。重置晶體管32響應(yīng)于施加在其柵極的重置信號以使得晶體管短暫地導(dǎo)通，從而允許節(jié)點(diǎn)16上的任何俘獲電荷被放電并且允許反相器30的輸入被短暫地接地。這將存儲單元置于穩(wěn)定狀態(tài)。該重置晶體管可以被制造為小體積的晶體管。
圖5示意性地圖示了包括已被設(shè)置成子組的多個存儲單元的存儲器。典型地，在該存儲器的制造期間，該存儲器被設(shè)置成行和列，并且此通常的布局可以被利用并且每行可以構(gòu)成存儲單元的子組中的一個。
如圖5所示，制造了一行圖4中所示類型的存儲單元。存儲單元由50-57表示。每個存儲單元將輸出提供給所關(guān)聯(lián)的被標(biāo)記為60至67的遞增器。每個遞增器僅接收從其存儲單元輸入的單個位?？梢酝ㄟ^建立另一至熔絲節(jié)點(diǎn)的連接、但更優(yōu)選地是通過建立至反相器30的輸出的連接來將存儲單元與遞增器連接。在這一點(diǎn)上，可以看出，設(shè)計者可以對燒斷的熔絲編碼為邏輯1(等價于從節(jié)點(diǎn)16取輸出)還是編碼為邏輯零(等價于從反相器30取輸出)作出選擇。還值得注意的是，盡管圖5僅示出存儲單元置于八個單元的行中，但使每行中的單元數(shù)目盡可能接近2的乘冪減1實(shí)際上是有意義的。因此理想地，每行具有15個單元，因?yàn)?5仍可以由四位二進(jìn)制字進(jìn)行編碼，而對八這個值進(jìn)行編碼所需的位數(shù)也是四位。
在圖5所示的實(shí)例中，每個遞增器是四位遞增器。如上所述，遞增器是全加器的簡化版本，并且遞增器和全加器的電路配置可以在教科書中找到和/或?yàn)楸绢I(lǐng)域技術(shù)人員所知曉。這使電路的布局保持一致，盡管由此可見，存儲單元鏈的最低有效端附近的遞增器不必須處理同樣多的存儲單元并且因此可以被構(gòu)建為處理較少的位，例如遞增器60僅必須處理一位，遞增器61和62僅必須能夠處理兩位，而遞增器63到66僅必須能夠處理三位字。最高有效的遞增器67的輸出被提供給全加器70。該全加器被設(shè)置為將遞增器67的輸出與該全加器從在前的全加器72的輸出接收的二進(jìn)制字相加。在前的加法器72與存儲器的另一行及其所關(guān)聯(lián)的與上述遞增器相同的遞增器(且為了簡單起見在圖中簡單標(biāo)記為74)相關(guān)聯(lián)。全加器72可以是加法器鏈中的一個加法器，盡管由此可見，如果如在此實(shí)例中那樣加法器72是最低有效的加法器，則其可以直接從塊74中的遞增器以及與為了簡單起見標(biāo)記為76的另一存儲器塊相關(guān)聯(lián)的遞增器中接收輸入。
因此，由此可見，鏈中的最終加法器的輸出表示從單獨(dú)的存儲單元50、51、52等傳遞到它們所關(guān)聯(lián)的遞增器并因此傳遞到加法器的“1”的數(shù)目。在比較器80中，此“1”的數(shù)目可以與保持在檢查數(shù)目存儲器82中的“1”的預(yù)期數(shù)目相比較。由于電路制造者或編程者已知道他們將什么值燒入到一次寫入存儲器中，因此制造者或編程者具有足夠的信息來將“1”的數(shù)目寫入存儲器82，使得比較的結(jié)果可以是可靠的。比較器80將存儲器性能的這些測量結(jié)果相比較，并且如果這些比較結(jié)果不滿意則比較器80在輸出84上聲明重置信號。在重置發(fā)生的情況下，重置晶體管32被接通。應(yīng)當(dāng)注意圖4中所示的存儲單元的配置使得甚至在重置晶體管接通時，其也產(chǎn)生表示期望其編碼為的狀態(tài)的輸出。因此被不正確地配置的任何存儲單元現(xiàn)在應(yīng)自身校正，并且此改變的結(jié)果將傳播通過遞增器并然后通過加法器并最終到比較器80中。一旦所有單元都已達(dá)到其正確狀態(tài)并且這些改變的結(jié)果傳播通過遞增器、加法器和比較器，則比較器輸出應(yīng)改變以去除重置信號從而關(guān)斷重置晶體管32。
如上所述，為了節(jié)省功率，因?yàn)檫@是此電路設(shè)計的主要激發(fā)因素之一，所以遞增器、加法器和比較器80以靜態(tài)邏輯單元或傳輸晶體管邏輯單元(pass transistor logic)來實(shí)施，使得當(dāng)在邏輯狀態(tài)之間進(jìn)行轉(zhuǎn)換時電流僅由邏輯塊汲取(理論上而言)。遞增器(其可以由半加器形成)和全加器的靜態(tài)實(shí)施為本領(lǐng)域技術(shù)人員所公知。然而，為了完整起見，半加器的簡單實(shí)施在圖6中示出，并且全加器的電路圖在圖7中示出。這些電路可以由本領(lǐng)域技術(shù)人員加以調(diào)整以得到適當(dāng)位數(shù)的半加器和全加器。
盡管該電路現(xiàn)在需要制造遞增器、加法器、比較器和另一存儲器82，該電路仍可相當(dāng)大程度地降低整體存儲器的占位面積。
因此，每個存儲單元的開銷(overhead)是1.包括如圖1所示的交叉耦合零功率晶體管和熔絲配置的存儲器82＝2log2(存儲器位數(shù))。
2.比較器＝log2(存儲器位數(shù))。
3.每個存儲器行1個全加器電路，加上所關(guān)聯(lián)的連接。
4.每個熔絲1個遞增器。
如果我們查看被組織為16個字、每個字16位的256位存儲器的需求，我們可看出圖1中的現(xiàn)有技術(shù)需要(256×2)512個熔絲和512個熔絲燒斷晶體管。
本發(fā)明需要主存儲器中的256個熔絲燒斷晶體管主存儲器中的256個熔絲另一存儲器82中的另外16個熔絲燒斷晶體管和16個熔絲1個8位比較器16個8位加法器256個5位遞增器(5個位需要編碼為0到16)因此，每個單元的開銷是1個5位遞增器、8位加法器的1/16、附加的熔絲和熔絲燒斷晶體管的1/16以及8位比較器的1/256。
圖2的現(xiàn)有技術(shù)電路比此電路小但具有高得多的功率需求，這是因?yàn)楫?dāng)晶體管14響應(yīng)于測試信號而導(dǎo)通時，電流流過晶體管14。圖3的電路與本發(fā)明相比當(dāng)然消耗較多功率，這是因?yàn)闊龜嗟暮臀礋龜嗟娜劢z都被測試，并因此存在從一個供電軌經(jīng)過未燒斷的熔絲和晶體管到另一個供電軌的低阻抗路徑，并且圖3的電路與圖2中所示的電路相比具有較大的占位面積。
本發(fā)明已認(rèn)識到其他求和電路可以用于對存儲單元的狀態(tài)求和。圖8示出了一行存儲單元，以F0到F11表示。使用以FA1到FA10表示的10個全加器的樹來對存儲單元的內(nèi)容逐步求和。因此，加法器FA1對單元F0到F2的熔絲狀態(tài)求和。全加器FA2對單元F3到F5的狀態(tài)求和，全加器FA3對單元F6到F8求和，并且全加器FA4對單元F9到F11求和。每個全加器具有求和輸出S和進(jìn)位輸出C。全加器根據(jù)圖8相互連接。全加器的樹導(dǎo)致產(chǎn)生4位字，其中最低有效位由全加器FA6的求和輸出所提供，次最低有效位由全加器FA9的求和輸出所提供，并且最高有效位由全加器FA10的求和輸出和進(jìn)位輸出所提供。
此全加器的樹產(chǎn)生了用于得到求和結(jié)果的更為緊湊的結(jié)構(gòu)。
圖9是示出熔絲2和熔絲燒斷晶體管4相對于遞增器66的相對大小的比例圖?？梢钥闯觯f增器比熔絲和晶體管小得多，所以圖8中的每個單獨(dú)的存儲單元比圖1中的具有兩個熔絲和兩個晶體管的等價單元小得多。
再次將圖1中的現(xiàn)有技術(shù)存儲器的占位面積與根據(jù)本發(fā)明的存儲器的占位面積相比較，如果我們考慮12行、每行12位的存儲器，取熔絲的面積為“單位面積”，則每個現(xiàn)有技術(shù)存儲單元包括2個熔絲 ＝2×12個熔絲燒斷晶體管 ＝2×1.061個鎖存器(用于編程) ＝1×0.52每個單元4.64個單位，總共668.16個單位。
使用本發(fā)明，我們有1個熔絲 ＝1×11個熔絲燒斷晶體管 ＝1×1.061個RAM鎖存器 ＝1×0.52每個單元總共2.58個單位，或每個12個單元的行30.96個單位。
對于每行，還有全加器樹中的10個全加器，它們占據(jù)2.5個單位的總面積，使得面積達(dá)到每行33.46個單位。每行還與占據(jù)另2個單位的8位全加器相關(guān)聯(lián)，得到每個字35.46個單位的總量。對于12行，這占據(jù)425.52個單位。我們還需要8位×4.64(因?yàn)槠涫菆D1的存儲器)的附加存儲器，得到462.64個單位的占位面積或減小了31％的占位面積。
在功率需求方面，本發(fā)明的存儲器基本上不汲取功率。將其與圖3的存儲器(圖3的存儲器比圖2的存儲器更節(jié)省功率)相比較，在以1MHz刷新的0.5μm晶體管的情況下，每個測試熔絲狀態(tài)的脈沖在每個熔絲上典型地消耗4-8μW。如果我們作較低的估計并且假設(shè)存儲器的一半包含“1”，則對于1MHz采樣率，所消耗的功率是280μW。如果我們更快地采樣或具有更大的存儲器，則功率需求上升。這與本發(fā)明形成對比，在本發(fā)明中，無論存儲器的尺寸如何，功率需求基本上保持為零。
還應(yīng)當(dāng)注意，時，大的存儲器趨向于提供更好的空間節(jié)省，因?yàn)榱硗獾拇鎯ζ骱图臃ㄆ鞯拈_銷在更多元件之間共享。
圖10示出了基于圖3中所示的現(xiàn)有技術(shù)存儲單元的可替換的存儲單元配置。將針對相同部件使用相同的參考標(biāo)號。在此經(jīng)修改的單元中，已包括了另外的電路以使得如果RAM單元輸出為低，則允許存儲單元規(guī)則地更新RAM單元內(nèi)容20，并且因此可設(shè)想熔絲12被燒斷。這允許存儲單元被頻繁地重新測試(假定熔絲可能被燒斷)，而不招致顯著的通過存儲單元的電流代價(penalty)。為了進(jìn)行該操作，圖3中直接施加到晶體管14的柵極的測試脈沖或轉(zhuǎn)換信號現(xiàn)在施加到與門90的第一輸入。RAM單元20的輸出通過反相器92供給到與門90的第二輸入。因此如果RAM單元的輸出為零，則測試信號僅傳播到晶體管14的柵極上。該轉(zhuǎn)換信號被定期地聲明，并且因此其中熔絲被認(rèn)定燒斷的那些存儲單元定期地更新自身。存儲單元的輸出被提供給例如圖5中所示的求和電路，并且因此可以對處于預(yù)定狀態(tài)的單元的總數(shù)進(jìn)行計數(shù)。例如，可以對把“1”作為輸出的單元的數(shù)目進(jìn)行計數(shù)。如果把“1”作為輸出的單元的數(shù)目與處于此狀態(tài)的單元的預(yù)期數(shù)目不同，則比較器80可以聲明一信號以引起全局重置被執(zhí)行。這可以通過制造與晶體管14并聯(lián)的另一晶體管94并將該另一晶體管94接通以引起重置來實(shí)現(xiàn)。在全局重置期間，或者在其中晶體管14被接通的那些單元的單獨(dú)轉(zhuǎn)換期間，控制信號被供給到存儲單元的RAM單元20以引起其被更新。這可以通過借助于或門96將轉(zhuǎn)換信號和全局信號二者提供給RAM單元20來實(shí)現(xiàn)。盡管在圖10中，反相器92被示出為其輸入連接到RAM單元20的輸出，但可以看出反相器92可以被移動使得其輸入可以連接到熔絲節(jié)點(diǎn)16。這使得該電路與圖4中所示的電路更為相似。因此，本質(zhì)上，可以認(rèn)為圖4被修改為包括開關(guān)裝置，該開關(guān)裝置的作用是如果熔絲12處于低阻抗?fàn)顟B(tài)則總是將晶體管14保持為完全關(guān)斷，而如果熔絲12處于高阻抗?fàn)顟B(tài)則允許晶體管14僅在某個時間接通。
盡管已參考熔絲連接到正供電軌并且下拉晶體管以PMOS晶體管的形式提供的電路裝置描述了本發(fā)明，但利用熔絲連接到負(fù)供電/地軌并且上拉晶體管被提供的裝置，本技術(shù)同樣良好地工作。
還存在熔絲最初處于高阻抗?fàn)顟B(tài)并且可以被“燒斷”為導(dǎo)電狀態(tài)的技術(shù)。本發(fā)明也適于與這樣的技術(shù)一起使用。本發(fā)明還適于與其中熔絲可以由激光或其他非電裝置燒斷的器件一起使用。
因此可以提供一種具有減小的占位面積的基本上零功率的可靠存儲器。
權(quán)利要求
1.一種包括至少一個存儲單元的可寫存儲器，所述至少一個存儲單元包括與晶體管串聯(lián)的可熔元件，并且其中狀態(tài)信號從所述可熔元件和所述晶體管之間的節(jié)點(diǎn)得到，所述存儲器進(jìn)一步包括完整性檢查器，所述完整性檢查器被設(shè)置為對其中所述狀態(tài)信號處于預(yù)定狀態(tài)的存儲單元的數(shù)目進(jìn)行測量、并且將所述測量結(jié)果與預(yù)定檢查數(shù)目進(jìn)行比較、并且如果所述比較結(jié)果不令人滿意則引起存儲器重置操作被執(zhí)行。
2.如權(quán)利要求
1所述的可寫存儲器，其中所述完整性檢查器對處于所述預(yù)定狀態(tài)的存儲單元的數(shù)目進(jìn)行計數(shù)。
3.如權(quán)利要求
1所述的可寫存儲器，其中所述狀態(tài)信號被用來得到存儲單元的所述晶體管的驅(qū)動信號，使得如果所述可熔元件導(dǎo)電或處于低阻抗?fàn)顟B(tài)則所述晶體管被關(guān)斷。
4.如權(quán)利要求
3所述的可寫存儲器，其中所述晶體管的所述驅(qū)動信號是所述狀態(tài)信號的取反版本。
5.如權(quán)利要求
1所述的可寫存儲器，其中所述完整性檢查器使用異步邏輯單元或傳輸晶體管邏輯單元來制造。
6.如權(quán)利要求
1所述的可寫存儲器，其中所述完整性檢查器使用靜態(tài)邏輯單元或傳輸晶體管邏輯單元來制造。
7.如權(quán)利要求
1所述的可寫存儲器，其中所述存儲器被細(xì)分為多個部分，并且一個部分中處于所述預(yù)定狀態(tài)的存儲單元之和由與該部分相關(guān)聯(lián)的求和裝置來得到。
8.如權(quán)利要求
7所述的可寫存儲器，其中另一求和裝置對來自每個部分的貢獻(xiàn)進(jìn)行求和。
9.如權(quán)利要求
1所述的可寫存儲器，其中所述檢查數(shù)目被保持在非易失性的檢查數(shù)目存儲器中。
10.如權(quán)利要求
9所述的可寫存儲器，其中所述檢查數(shù)目存儲器包括交叉耦合晶體管-熔絲裝置。
11.如權(quán)利要求
1所述的可寫存儲器，其中如果處于所述預(yù)定狀態(tài)的存儲單元的數(shù)目與所述檢查數(shù)目不同，則執(zhí)行所述存儲器重置操作。
12.如權(quán)利要求
1所述的可寫存儲器，其中每個存儲單元具有重置晶體管，該重置晶體管用于向所述可熔元件和所述晶體管之間的節(jié)點(diǎn)選擇性地提供低阻抗路徑。
13.一種檢查存儲器完整性的方法，包括對處于預(yù)定狀態(tài)的存儲單元的數(shù)目進(jìn)行測量，并且將該測量結(jié)果與表示應(yīng)處于所述預(yù)定狀態(tài)的存儲單元的數(shù)目的值進(jìn)行比較。
14.如權(quán)利要求
13所述的方法，進(jìn)一步包括如果所述比較結(jié)果不可接受則執(zhí)行存儲器重置的步驟。
專利摘要
提供了一種存儲器，其中每個存儲單元可以處于第一狀態(tài)或第二狀態(tài)，并且應(yīng)處于所述第一狀態(tài)的那些單元總是正確地上電到該狀態(tài)，而應(yīng)處于所述第二狀態(tài)的單元可能不正確地上電。計數(shù)裝置被提供為對處于所述狀態(tài)中的任一種的單元的數(shù)目進(jìn)行計數(shù)并將該數(shù)目與預(yù)定數(shù)目進(jìn)行比較。如果所述數(shù)目不匹配，則執(zhí)行存儲器重置。所述存儲單元可以由單個可熔元件來構(gòu)造，從而節(jié)省了空間，同時還在上電之后基本上消耗零功率。
文檔編號G11C17/16GK1993769SQ20058002613
公開日2007年7月4日 申請日期2005年7月29日
發(fā)明者大衛(wèi)·杰勒德·萊恩 申請人:模擬裝置公司導(dǎo)出引文BiBTeX, EndNote, RefMan