溝槽功率器件及制作方法
【專利摘要】本發(fā)明揭示了一種溝槽功率器件及制作方法。本發(fā)明提供的一種溝槽功率器件及制作方法，通過在半導(dǎo)體襯底中形成第一溝槽，并將第一阻止層、填充材料層設(shè)置于所述第一溝槽中，形成靜電隔離結(jié)構(gòu)，進而實現(xiàn)了靜電隔離結(jié)構(gòu)設(shè)置在半導(dǎo)體襯底中，避免了靜電隔離結(jié)構(gòu)高于第二溝槽、第三溝槽的情況，使得半導(dǎo)體襯底表面平整，有效解決由于傳統(tǒng)靜電隔離結(jié)構(gòu)的不平坦使后續(xù)的沉積工藝臺階覆蓋能力不佳，特別是光刻出現(xiàn)勻膠不良，曝光異常，臺階處光刻膠偏薄無法有效作為刻蝕阻擋層等問題，通過使得靜電隔離結(jié)構(gòu)由分次沉積的第一填充材料層和第二填充材料層形成，獲得了高性能ESD能力的靜電隔離結(jié)構(gòu)，從而實現(xiàn)器件結(jié)構(gòu)，使參數(shù)和可靠性滿足產(chǎn)品的要求。
【專利說明】
溝槽功率器件及制作方法
技術(shù)領(lǐng)域
[0001] 本發(fā)明涉及半導(dǎo)體設(shè)備領(lǐng)域，特別是涉及一種溝槽功率器件及制作方法。
【背景技術(shù)】
[0002] 半導(dǎo)體技術(shù)中，功率分立器件包括功率M0SFET、大功率晶體管和IGBT等器件。早期 功率器件均是基于平面工藝生產(chǎn)，但隨著半導(dǎo)體技術(shù)的發(fā)展，小尺寸、大功率、高性能成了 半導(dǎo)體發(fā)展的趨勢。溝槽工藝由于將溝道從水平變成垂直，消除了平面結(jié)構(gòu)寄生JFET電阻 的影響，使元胞尺寸大大縮小，在此基礎(chǔ)上增加原胞密度，提高單位面積芯片內(nèi)溝道的總寬 度，就可以使得器件在單位硅片上的溝道寬長比增大從而使電流增大、導(dǎo)通電阻下降以及 相關(guān)參數(shù)得到優(yōu)化，實現(xiàn)了更小尺寸的管芯擁有更大功率和高性能的目標，因此溝槽工藝 越來越多運用于新型功率器件中。
[0003] 靜電放電（Electro Static Discharge，ESD)是一種在兩個物體之間的快速電荷 轉(zhuǎn)移現(xiàn)象，在這種現(xiàn)象中伴隨有很大電場強度和電流密度，如果不能有效釋放此能量，將會 導(dǎo)致器件柵介電層擊穿，甚至使硅襯底和介質(zhì)層擊穿、燒壞。目前在電路產(chǎn)品中，絕大多數(shù) 集成電路中的靜電隔離結(jié)構(gòu)都是在硅襯底中通過摻雜硅來實現(xiàn)的，這將占用一定的硅片面 積，但對于器件產(chǎn)品，通常是在多晶硅層(立體空間）實現(xiàn)靜電隔離結(jié)構(gòu)，就能夠節(jié)約一定的 面積，從而節(jié)約成本。但是采用多晶硅實現(xiàn)的靜電隔離結(jié)構(gòu)，也存在種種弊端。如圖1所示為 傳統(tǒng)具有靜電保護功能的溝槽功率器件結(jié)構(gòu)示意圖，整個器件可分為ESD區(qū)域、柵極連線區(qū) 域和原胞區(qū)域。其中，ESD區(qū)域中靜電隔離結(jié)構(gòu)3就是采用多晶硅摻雜多組P/N相間實現(xiàn)ESD 保護功能。由于靜電隔離結(jié)構(gòu)3將會存在很大的電場強度和電流密度，因此需要將靜電隔離 結(jié)構(gòu)3和半導(dǎo)體硅襯底1有效隔離開，因此在靜電隔離結(jié)構(gòu)3下方需要較厚的介質(zhì)層2隔離， 厚度hi通常需要大于4000A。同時，由于多晶娃本身需要厚度h2通常大于6000A，因此會 存在約1M1甚至大于ιμπι的臺階差，這種不平坦的結(jié)構(gòu)會使得后續(xù)的沉積介質(zhì)層4的工藝臺 階覆蓋不佳，特別是光刻出現(xiàn)勻膠不良，曝光異常，臺階處光刻膠偏薄無法有效作為刻蝕阻 擋層，使器件結(jié)構(gòu)無法實現(xiàn)，使產(chǎn)品的參數(shù)和可靠性不能夠滿足要求。
[0004] 同時，由于多晶摻雜優(yōu)先選擇沿著晶粒間界擴散不是沿著晶粒體擴散，因此擴散 系數(shù)受影響的因素非常大，如圖2所示為傳統(tǒng)在多晶硅上形成的靜電隔離結(jié)構(gòu)3的結(jié)構(gòu)示意 圖。其中，靜電隔離結(jié)構(gòu)3在多晶硅上形成Ν/Ρ/Ν/Ρ這樣的結(jié)構(gòu)，其ESD能力受Ν/Ρ型多晶硅的 寬度、多晶硅的晶粒大小、摻雜劑量、能量、退火等影響，同時由于擴散弧形分布的特性，Ν/Ρ 相接的區(qū)域的雜質(zhì)不均(如圖2中的弧線所示），會出現(xiàn)耐壓不穩(wěn)定，產(chǎn)生漏電異常。特別小 線寬工藝中，高性能ESD能力需要多晶硅摻雜Ν和Ρ型的寬度、濃度、形貌等精確控制。
[0005] 如何通過優(yōu)化產(chǎn)品結(jié)構(gòu)、工藝流程降低由于靜電隔離結(jié)構(gòu)產(chǎn)生的臺階差，使整個 半導(dǎo)體襯底表面平坦，有效解決由于傳統(tǒng)靜電隔離結(jié)構(gòu)的不平坦化使后續(xù)的沉積工藝臺階 覆蓋能力不佳，特別是光刻出現(xiàn)勻膠不良，曝光異常，臺階處光刻膠偏薄無法有效作為刻蝕 阻擋層等問題，以及如何獲得高性能ESD能力的靜電隔離結(jié)構(gòu)，從而實現(xiàn)器件結(jié)構(gòu)，使參數(shù) 和可靠性滿足產(chǎn)品的要求，是本技術(shù)領(lǐng)域人員所要研究的內(nèi)容。

【發(fā)明內(nèi)容】

[0006] 本發(fā)明的一個目的在于提供一種溝槽功率器件及制作方法，解決由于傳統(tǒng)靜電隔 離結(jié)構(gòu)所致的半導(dǎo)體襯底表面不平坦而影響后續(xù)的沉積工藝臺階覆蓋能力，特別是光刻出 現(xiàn)勻膠不良，曝光異常，臺階處光刻膠偏薄無法有效作為刻蝕阻擋層等問題。
[0007] 本發(fā)明的另一個目的在于獲得高性能ESD能力的靜電隔離結(jié)構(gòu)。
[0008] 為解決上述技術(shù)問題，本發(fā)明提供一種溝槽功率器件的制作方法，包括：
[0009] 提供半導(dǎo)體襯底；
[0010] 在所述半導(dǎo)體襯底中形成第一溝槽、第二溝槽和第三溝槽；
[0011] 在所述第一溝槽所在區(qū)域的半導(dǎo)體襯底表面及所述第一溝槽的底壁和側(cè)壁上形 成第一阻止層；
[0012] 在所述第二溝槽和第三溝槽所在區(qū)域的半導(dǎo)體襯底表面及第二溝槽和第三溝槽 的底壁和側(cè)壁上生長柵介電層；
[0013] 形成第一填充材料層并填充滿所述第一溝槽、第二溝槽及第三溝槽；
[0014] 進行平坦化，使得所述半導(dǎo)體襯底表面裸露出柵介電層、第一阻止層和第一填充 材料層，且所述柵介電層、第一阻止層和第一填充材料層上表面齊平；
[0015] 刻蝕所述第一溝槽中的第一填充材料層形成凹槽；
[0016] 在所述凹槽中形成第二填充材料層以形成靜電隔離結(jié)構(gòu)，所述第一填充材料層與 第二填充材料層上表面齊平，且摻雜類型不同；
[0017] 在所述半導(dǎo)體襯底中第一溝槽、第二溝槽和第三溝槽兩側(cè)形成P阱；
[0018] 在所述半導(dǎo)體襯底中第一溝槽、第二溝槽和第三溝槽兩側(cè)所述P阱上形成N型區(qū)；
[0019] 在所述半導(dǎo)體襯底上形成介質(zhì)層；
[0020] 刻蝕所述介質(zhì)層以形成接觸孔，所述接觸孔分別延伸至第一溝槽和第二溝槽的第 一填充材料層中及第三溝槽一側(cè)的P阱中；以及
[0021 ]在所述接觸孔底部形成P型區(qū)。
[0022]可選的，對于所述的溝槽功率器件的制作方法，所述第一填充材料層的摻雜類型 為N型摻雜，所述第二填充材料層的摻雜類型為P型摻雜。
[0023]可選的，對于所述的溝槽功率器件的制作方法，所述第一溝槽的深度為lwn-3.5μ m，寬度為1μηι-10μηι，所述第二溝槽的深度為1μηι-3 · 5μηι，寬度為0 · 5μηι-2μηι，所述第三溝槽的 深度為 ?Μ?-3.5μηι，寬度為 0.1μηι-0.6μηι。
[0024] 可選的，對于所述的溝槽功率器件的制作方法，所述第一阻止層的材料為二氧化 硅、氮化硅、氮氧化硅的一種或多種組合。
[0025] 可選的，對于所述的溝槽功率器件的制作方法，所述第一阻止層的厚度為 1000Α-20000Α。
[0026] 可選的，對于所述的溝槽功率器件的制作方法，所述第一填充材料層的厚度為0.3 um-lum〇
[0027] 可選的，對于所述的溝槽功率器件的制作方法，在形成第一阻止層之后，在生長柵 介電層之前，還包括：
[0028]在所述第二溝槽和第三溝槽的側(cè)壁和底壁形成第一氧化層；
[0029] 去除所述第一氧化層。
[0030] 可選的，對于所述的溝槽功率器件的制作方法，采用原位摻雜沉積形成所述第一 填充材料層。
[0031] 可選的，對于所述的溝槽功率器件的制作方法，采用干法刻蝕工藝刻蝕所述第一 溝槽中的第一填充材料層形成凹槽。
[0032] 可選的，對于所述的溝槽功率器件的制作方法，所述凹槽的數(shù)量為多個。
[0033] 可選的，對于所述的溝槽功率器件的制作方法，采用原位摻雜沉積形成所述第二 填充材料層，并進行平坦化，使得所述第二填充材料層與所述第一填充材料層上表面齊平。
[0034] 可選的，對于所述的溝槽功率器件的制作方法，所述平坦化為采用化學(xué)機械研磨 工藝或回刻工藝進行。
[0035] 可選的，對于所述的溝槽功率器件的制作方法，所述介質(zhì)層的材質(zhì)為二氧化硅、氮 化硅、氮氧化硅、多晶硅的一種或多種組合。
[0036] 可選的，對于所述的溝槽功率器件的制作方法，所述接觸孔位于所述半導(dǎo)體襯底 中的深度為〇. Iwii-0.8μηι。
[0037] 可選的，對于所述的溝槽功率器件的制作方法，在所述接觸孔底部形成Ρ型區(qū)之 后，還包括：
[0038] 在所述半導(dǎo)體襯底上形成金屬層，所述金屬層填充所述接觸孔;以及 [0039]在所述金屬層上形成鈍化層。
[0040] 本發(fā)明還提供一種溝槽功率器件，包括：
[0041] 半導(dǎo)體襯底；
[0042]位于所述半導(dǎo)體襯底中第一溝槽、第二溝槽及第三溝槽；
[0043]位于所述第一溝槽所在區(qū)域的半導(dǎo)體襯底表面及所述第一溝槽的底壁和側(cè)壁的 第一阻止層；
[0044]位于所述第二溝槽和第三溝槽所在區(qū)域的半導(dǎo)體襯底表面及第二溝槽和第三溝 槽的底壁和側(cè)壁上的柵介電層；
[0045]位于第一溝槽、第二溝槽及第三溝槽中的第一填充材料層；
[0046] 位于所述第一溝槽中的第一填充材料層中的凹槽；
[0047] 位于所述凹槽中的第二填充材料層，所述第一填充材料層與第二填充材料層的摻 雜類型不同，所述第一溝槽中的第一填充材料層和第二填充材料層共同作為靜電隔離結(jié) 構(gòu)；
[0048]位于所述第二溝槽及第三溝槽中的第一填充材料層;所述第一填充材料層、第二 填充材料、柵介電層和第一阻止層的上表面齊平；
[0049] 位于所述半導(dǎo)體襯底中第一溝槽、第二溝槽和第三溝槽兩側(cè)的Ρ阱；
[0050] 位于所述半導(dǎo)體襯底中第一溝槽、第二溝槽和第三溝槽兩側(cè)所述Ρ阱上的Ν型區(qū)；
[0051] 位于所述半導(dǎo)體襯底上的介質(zhì)層；
[0052] 接觸孔，所述接觸孔貫穿所述介質(zhì)層并分別延伸至第一溝槽和第二溝槽的第一填 充材料層中及第三溝槽一側(cè)的Ρ阱中；以及
[0053]位于所述接觸孔底部的Ρ型區(qū)。
[0054]可選的，對于所述的溝槽功率器件，所述第一填充材料層的摻雜類型為Ν型摻雜， 所述第二填充材料層的摻雜類型為P型摻雜。
[0055] 可選的，對于所述的溝槽功率器件，所述第一溝槽的深度為?Μ?-3.5μπι，寬度為1μ m-ΙΟμπι，所述第二溝槽的深度為1μηι-3 · 5μηι，寬度為0 · 5μηι-2μηι，所述第三溝槽的深度為Ιμπι-3·5μηι，寬度為 0· 1μηι-〇·6μηι。
[0056] 可選的，對于所述的溝槽功率器件，所述第一阻止層的材料為二氧化硅、氮化硅、 氮氧化硅的一種或多種組合。
[0057] 可選的，對于所述的溝槽功率器件，所述第一阻止層的厚度為1〇〇〇Α-2000〇Α。 [0058]可選的，對于所述的溝槽功率器件，所述第一填充材料層的厚度為0.3μπι-1μπι。
[0059] 可選的，對于所述的溝槽功率器件，所述凹槽的數(shù)量為多個。
[0060] 可選的，對于所述的溝槽功率器件，所述介質(zhì)層的材質(zhì)為二氧化硅、氮化硅、氮氧 化硅、多晶硅的一種或多種組合。
[0061] 可選的，對于所述的溝槽功率器件，所述接觸孔位于所述半導(dǎo)體襯底中的深度為 0· 1μπι-〇·8μπι〇
[0062] 可選的，對于所述的溝槽功率器件，還包括：
[0063] 位于所述半導(dǎo)體襯底上的金屬層，所述金屬層填充所述接觸孔;以及 [0064]位于所述金屬層上的鈍化層。
[0065] 與現(xiàn)有技術(shù)相比，本發(fā)明提供的一種溝槽功率器件及制作方法，通過在半導(dǎo)體襯 底中形成第一溝槽，并將第一阻止層、填充材料層設(shè)置于所述第一溝槽中，形成靜電隔離結(jié) 構(gòu)，進而實現(xiàn)了靜電隔離結(jié)構(gòu)設(shè)置在半導(dǎo)體襯底中，避免了靜電隔離結(jié)構(gòu)高于第二溝槽、第 三溝槽的情況，使得半導(dǎo)體襯底表面平整，有效解決由于傳統(tǒng)靜電隔離結(jié)構(gòu)的不平坦使后 續(xù)的沉積工藝臺階覆蓋能力不佳，特別是光刻出現(xiàn)勻膠不良，曝光異常，臺階處光刻膠偏薄 無法有效作為刻蝕阻擋層等問題;進一步的，通過使得靜電隔離結(jié)構(gòu)由分次沉積的第一填 充材料層和第二填充材料層形成，獲得了高性能ESD能力的靜電隔離結(jié)構(gòu)，從而實現(xiàn)器件結(jié) 構(gòu)，使參數(shù)和可靠性滿足產(chǎn)品的要求。
【附圖說明】
[0066] 圖1為現(xiàn)有技術(shù)中溝槽功率器件的結(jié)構(gòu)示意圖；
[0067] 圖2為現(xiàn)有技術(shù)中靜電隔離結(jié)構(gòu)的結(jié)構(gòu)示意圖；
[0068] 圖3為本發(fā)明一實施例中的溝槽功率器件制作方法的流程圖；
[0069] 圖4-12為本發(fā)明實施例一實施例中的溝槽功率器件的制作過程中的結(jié)構(gòu)示意圖。
【具體實施方式】
[0070] 下面將結(jié)合示意圖對本發(fā)明的溝槽功率器件及制作方法進行更詳細的描述，其中 表示了本發(fā)明的優(yōu)選實施例，應(yīng)該理解本領(lǐng)域技術(shù)人員可以修改在此描述的本發(fā)明，而仍 然實現(xiàn)本發(fā)明的有利效果。因此，下列描述應(yīng)當被理解為對于本領(lǐng)域技術(shù)人員的廣泛知道， 而并不作為對本發(fā)明的限制。
[0071] 在下列段落中參照附圖以舉例方式更具體地描述本發(fā)明。根據(jù)下面說明和權(quán)利要 求書，本發(fā)明的優(yōu)點和特征將更清楚。需說明的是，附圖均采用非常簡化的形式且均使用非 精準的比例，僅用以方便、明晰地輔助說明本發(fā)明實施例的目的。
[0072]本發(fā)明提供一種溝槽功率器件及制作方法，所述溝槽功率器件的制作方法包括： [0073]步驟SI 1，提供半導(dǎo)體襯底；
[0074]步驟S12，在所述半導(dǎo)體襯底中形成第一溝槽、第二溝槽和第三溝槽；
[0075] 步驟S13,在所述第一溝槽所在區(qū)域的半導(dǎo)體襯底表面及所述第一溝槽的底壁和 側(cè)壁上形成第一阻止層；
[0076] 步驟S14,在所述第二溝槽和第三溝槽所在區(qū)域的半導(dǎo)體襯底表面及第二溝槽和 第三溝槽的底壁和側(cè)壁上生長柵介電層；
[0077]步驟S15,形成第一填充材料層并填充滿所述第一溝槽、第二溝槽及第三溝槽；
[0078]步驟S16,進行平坦化，使得所述半導(dǎo)體襯底表面裸露出柵介電層、第一阻止層和 第一填充材料層，且所述柵介電層、第一阻止層和第一填充材料層上表面齊平；
[0079]步驟S17，刻蝕所述第一溝槽中的第一填充材料層形成凹槽；
[0080]步驟S18,在所述凹槽中形成第二填充材料層以形成靜電隔離結(jié)構(gòu)，所述第一填充 材料層與第二填充材料層上表面齊平，且摻雜類型不同；
[0081]步驟S19,在所述半導(dǎo)體襯底中第一溝槽、第二溝槽和第三溝槽兩側(cè)形成P阱；
[0082]步驟S20,在所述半導(dǎo)體襯底中第一溝槽、第二溝槽和第三溝槽兩側(cè)所述P阱上形 成N型區(qū)；
[0083]步驟S21，在所述半導(dǎo)體襯底上形成介質(zhì)層；
[0084] 步驟S22,刻蝕所述介質(zhì)層以形成接觸孔，所述接觸孔分別延伸至第一溝槽和第二 溝槽的第一填充材料層中及第三溝槽一側(cè)的P阱中；以及
[0085] 步驟S23,在所述接觸孔底部形成P型區(qū)。
[0086] 下面請結(jié)合圖3及圖4-12對本發(fā)明的溝槽功率器件及制作方法進行詳細介紹。其 中圖3為本發(fā)明一實施例中的溝槽功率器件制作方法的流程圖；圖4-12為本發(fā)明實施例一 實施例中的溝槽功率器件的制作過程中的結(jié)構(gòu)示意圖。
[0087] 首先，執(zhí)行步驟S11，如圖4所示，提供半導(dǎo)體襯底10。所述半導(dǎo)體襯底10可以是硅 襯底、鍺硅襯底、m-v族元素化合物襯底或本領(lǐng)域技術(shù)人員公知的其他半導(dǎo)體材料襯底， 本實施例中米用的是娃襯底。更具體地，本實施例中米用的娃襯底可以形成有M0S場效應(yīng)晶 體管、IGBT絕緣柵場效應(yīng)晶體管、肖特基等半導(dǎo)體器件。
[0088] 具體的，在本步驟S11中，所述具有特定摻雜類型的半導(dǎo)體襯底，指的是根據(jù)產(chǎn)品 特性摻雜一定雜質(zhì)量的N型和P型半導(dǎo)體襯底。
[0089] 接著，執(zhí)行步驟S12,在所述半導(dǎo)體襯底10中形成第一溝槽11a、第二溝槽lib和第 三溝槽1 lc。請繼續(xù)參考圖4，可以是在所述半導(dǎo)體襯底10上采用干法刻蝕刻蝕硅，獲得所述 第一溝槽11a、第二溝槽lib和第三溝槽11c。所述第一溝槽11a的深度為1μπι-3.5μπι，寬度為1 μηι-10μηι，所述第二溝槽lib的深度為1μηι-3.5μηι，寬度為0.5μηι-2μηι，所述第三溝槽11c的深 度為1μηι-3·5μηι，寬度為0· 1μηι-0·6μηι。在本發(fā)明中，形成的所述第一溝槽11a目的是為了將 之后的靜電隔離結(jié)構(gòu)制作在該第一溝槽11a中，及所述第一溝槽11a所在區(qū)域為ESD區(qū)，相應(yīng) 的，所述第二溝槽lib所在區(qū)域為柵極引線區(qū)，所述第三溝槽11c所在區(qū)域為原胞區(qū)。
[0090] 接著，執(zhí)行步驟S13,請參考圖5,在所述第一溝槽11a所在區(qū)域的半導(dǎo)體襯底10表 面及所述第一溝槽11a的底壁和側(cè)壁上形成第一阻止層11。在本發(fā)明實施例中，所述第一阻 止層11的材料為二氧化硅、氮化硅、氮氧化硅等材料，或為所述氧化硅、氮化硅、氮氧化硅、 等材料的一種或多種組合。
[0091] 具體的，在本步驟S13中，本實施例所述第一阻止層11的材料選擇為氧化硅，厚度 為丨000A-20000A,例如10000A > 15000A等。本步驟中通過形成第一阻止層11，實現(xiàn)了 靜電隔離結(jié)構(gòu)與襯底的隔離，并且進一步通過調(diào)整第一阻止層11的厚度，避免了填充材料 層過厚，優(yōu)化了靜電隔離結(jié)構(gòu)的離子注入過程和刻蝕、沉積過程。
[0092] 具體的，本步驟S13包括:步驟S131，請參考圖5,在所述半導(dǎo)體襯底10上形成第一 阻止層11。
[0093] 步驟S132,刻蝕所述第一阻止層11，去除所述第一溝槽11a所在區(qū)域之外的半導(dǎo)體 襯底10表面的第一阻止層11，僅保留所述第一阻止層11覆蓋所述第一溝槽11a的底壁和側(cè) 壁的部分及所述第一阻止層11位于所述半導(dǎo)體襯底10上所述第一溝槽11a所在區(qū)域的部 分。在本實施例中可以是采用的較稀的Β0Ε腐蝕液來完成。
[0094]接著，進行步驟S133，進行高溫修復(fù)。較佳的，在1000°C-1200°C溫度范圍內(nèi)執(zhí)行高 溫犧牲氧化，對所述第二溝槽lib和第三溝槽11c的底壁和側(cè)壁進行高溫修復(fù)，產(chǎn)生約 丨0A-丨0000A厚度的第一氧化層，然后采用較稀的Β0Ε腐蝕液漂洗去除所述第一氧化層。
[0095] 然后，執(zhí)行步驟S14，請繼續(xù)參考圖5，在所述第二溝槽1 lb和第三溝槽1 lc所在區(qū)域 的半導(dǎo)體襯底10表面及第二溝槽lib和第三溝槽11c的底壁和側(cè)壁上生長柵介電層12。所述 柵介電層12的生長可以采用摻氯氧化來完成，溫度范圍為1000°C-1200°C，所述柵介電層12 的厚度范圍為50人-5000人,較佳的，當柵介電層12的厚度為200i-600A時，可以作為后續(xù) 注入的掩蔽層使用(柵介電層12的厚度關(guān)系到Vth\Qg等多項參數(shù)，其厚度根據(jù)產(chǎn)品特性來 定，因此本領(lǐng)域技術(shù)人員可以依據(jù)實際需要設(shè)定柵介電層12的厚度）。
[0096] 然后，執(zhí)行步驟S15,請參考圖6,形成第一填充材料層13并填充滿所述第一溝槽 11a、第二溝槽lib及第三溝槽11c。較佳的，所述第一填充材料層13的摻雜類型為N型摻雜， 即材料選擇為N型摻雜的多晶硅。本步驟可以采用原位摻雜沉積形成所述第一填充材料層 13。且主要考慮到第二溝槽lib及第三溝槽11c中需要的是N型摻雜，故本步驟沉積N型摻雜 的做法可以大大優(yōu)化工序。
[0097] 具體的，在步驟S15中，所述沉積的不摻雜多晶，其厚度由于需要具備承受ESD耐壓 釋放能力，通常需要厚于3 000人，例如〇. 3μηι-1μηι。
[0098] 然后，執(zhí)行步驟S16,請參考圖7,進行平坦化，使得所述半導(dǎo)體襯底10表面裸露出 柵介電層12、第一阻止層11和第一填充材料層13,且所述柵介電層12、第一阻止層11和第一 填充材料層13上表面齊平。具體的，本步驟包括依次去除所述半導(dǎo)體襯底10表面上的第一 填充材料層13、部分第一阻止層11，使半導(dǎo)體襯底10表面裸露出柵介電層12、第一阻止層11 和第一填充材料層13,且所述柵介電層12、第一阻止層11和第一填充材料層13上表面齊平。
[0099] 所述第一填充材料層13的去除通常可以采用化學(xué)機械研磨工藝(CMP)，也可以采 用回刻工藝，使溝槽中第一填充材料層13和半導(dǎo)體襯底10表面上的柵介電層12齊平。
[0100] 并且，可以先采用CMP工藝將第一溝槽11a所在區(qū)域的填充材料層研磨至與第一阻 止層11齊平，再干法刻蝕裸露出的第一阻止層11至柵介電層12的厚度，接著再用CMP工藝將 第一溝槽11a中凸起的第一填充材料層13研磨至柵介電層12和第一阻止層11所在平面，以 使得獲得的整個結(jié)構(gòu)上表面齊平。
[0101] 由圖7可見，經(jīng)過平坦化后，第一溝槽中形成第一填充材料層15a，第二溝槽中形成 柵極材料層15b，第三溝槽中形成柵極材料層15c。
[0102] 之后，執(zhí)行步驟S17,如圖8所示，刻蝕所述第一溝槽11a中的第一填充材料層15a形 成凹槽16。所述凹槽16的數(shù)量為多個，且貫穿所述第一填充材料層15a，為了區(qū)別，將所述凹 槽16兩側(cè)的第一填充材料層記為第一填充材料層17。
[0103] 具體的，在本步驟S17中采用干法刻蝕工藝刻蝕所述第一溝槽11a中的第一填充材 料層15a形成所述凹槽16。
[0104]之后，執(zhí)行步驟S18,請參考圖9,在所述凹槽16中形成第二填充材料層18以形成靜 電隔離結(jié)構(gòu)，所述第一填充材料層17與第二填充材料層18上表面齊平，且摻雜類型不同。 [0105]具體的，在步驟S18中，采用原位摻雜沉積形成所述第二填充材料層18,即是在沉 積過程中摻雜一定的雜質(zhì)類型，例如在本實施例中，摻雜雜質(zhì)類型為P型，與第一填充材料 層的摻雜類型不同。
[0106] 進一步的，在沉積第二填充材料層18后，進行平坦化，通常采用CMP方法或是回刻 工藝去除高于所述柵介電層12的第二填充材料層，使得所述第二填充材料層18與所述第一 填充材料層上表面齊平。
[0107] 之后，繼續(xù)執(zhí)行步驟S19,請參考圖10,在所述半導(dǎo)體襯底10中第一溝槽11a、第二 溝槽lib及第三溝槽11c兩側(cè)形成P阱19。具體的，可以進行第一次離子注入和退火，以在所 述半導(dǎo)體襯底10中第一溝槽11a、第二溝槽lib及第三溝槽11c兩側(cè)形成P阱19。
[0108] 本步驟S19中，所述第一次離子注入和退火為采用硼離子注入，注入能量為60KeV_ 150KeV，注入劑量 1E13/cm2-lE14/cm2，退火溫度為 1000 °C-1200 °C。
[0109] 由于所述P阱19的注入濃度相對第一填充材料層13的摻雜需要的較淡，因此可以 整片直接注入。
[0110] 具體的，在本步驟S19中，需要保留下來的柵介電層12和第一阻止層11在半導(dǎo)體襯 底10表面上的厚度一致，并且如果厚度大于800A將會使注入原子不容易穿透，可以漂盡后 重新生長專門用于注入掩蔽的氧化層。
[0111] 更具體的，在本步驟S19中，如果保留下來的柵介電層12和第一阻止層11在半導(dǎo)體 襯底10表面上的厚度小于200A，作為注入掩蔽的效果將不佳，因此，保留下來的柵介電層 12和第一阻止層11在半導(dǎo)體襯底10表面上的厚度應(yīng)該在200A-600A。
[0112] 之后，執(zhí)行步驟S20,請繼續(xù)參考圖10,在所述半導(dǎo)體襯底10中第一溝槽11a、第二 溝槽lib及第三溝槽11c所述P阱19上形成N型區(qū)20。具體的，可以進行第二次離子注入，以在 所述半導(dǎo)體襯底10中第一溝槽11a、第二溝槽lib及第三溝槽11c兩側(cè)所述P阱19上形成N型 區(qū)20,所述N型區(qū)20的結(jié)深深度小于所述P阱19的深度。
[0113] 具體的，本步驟S20可以與上一步驟S18采用同一掩膜版進行光刻，以節(jié)省成本。
[0114] 所述第二次離子注入為采用磷離子或砷離子注入，注入能量為60KeV-150KeV，注 入劑量 lE14/cm2-lE16/cm2。
[0115] 由步驟S19和步驟S20的注入劑量可知，形成的N型區(qū)20的摻雜濃度大于P阱19的摻 雜濃度，因此所述N型區(qū)20即為N型重摻雜區(qū)。
[0116] 之后，還可以繼續(xù)執(zhí)行步驟S21，請參考圖11，在所述半導(dǎo)體襯底10上形成介質(zhì)層 21。具體的，可以采用沉積工藝形成所述介質(zhì)層21并做回流退火。所述回流退火的過程優(yōu)化 介質(zhì)層21在形成時的平坦化過程，同時也是對前面第一填充材料層13、第二填充材料層18、 以及N型區(qū)20的注入的退火激活過程。所述回流退火溫度為800°C-1000°C。
[0117] 繼續(xù)執(zhí)行步驟S22,請繼續(xù)參考圖11，刻蝕所述介質(zhì)層21以形成接觸孔21a，21b和 21c，所述接觸孔21a，21b和21c分別延伸至第一溝槽11a中的第一填充材料層17中、第二溝 槽11 b中的第一填充材料層13中及第三溝槽11 c一側(cè)的P阱19中。所述接觸孔21 a，2lb和21 c 位于所述半導(dǎo)體襯底10中的深度h3等于N型區(qū)20退火后的深度，其深度0.1μπι-0.8μπι。
[0118] 繼續(xù)執(zhí)行步驟S23,如圖11所示，在所述接觸孔21a，21b和21c底部形成Ρ型區(qū)21d。 具體的，進行第三次離子注入和退火，形成所述P型區(qū)21d。所述第三次離子注入為注入元素 Bl 1或BF2，也可以是先注Bl 1再注BF2。
[0119] 具體的，在步驟S23中，注入能量為20KeV-100KeV，注入劑量為lE14/cm2-lE16/cm 2， 例如可以采用零度角注入。在注入后，可選擇爐管或快速退火（RTA)，退火溫度為500°C-1000°C。由步驟S19和步驟S23的注入劑量可知，形成的P型區(qū)21d的摻雜濃度大于P阱19的摻 雜濃度，因此所述P型區(qū)21d即為P型重摻雜區(qū)。
[0120] 繼續(xù)執(zhí)行步驟S24，請參考圖12，在所述半導(dǎo)體襯底10上形成金屬層22，所述金屬 層22填充所述接觸孔21a，21b和21c并與所述P型區(qū)21d相接觸。具體的，所述沉積的金屬層 22可以為含鈦(Ti)、氮化鈦(TiN)、硅化鈦(TiSi)、鎢(W)、鋁(A1)、硅化鋁(AlSi)、銅硅鋁合 金(AlSiCu)、銅(Cu)或鎳(Ni)等金屬或化合物材質(zhì)。具體的，所述金屬層22可以是采用干法 刻蝕后形成的金屬連線。
[0121] 進一步的，當步驟S24完成后，已經(jīng)實現(xiàn)器件的金屬化，可以根據(jù)產(chǎn)品的需要增加 鈍化層保護，完成器件正面結(jié)構(gòu)的加工；
[0122] 更進一步的，當正面結(jié)構(gòu)完成后，經(jīng)過減薄、背金、劃片等一系列后道工藝完成器 件的最終實現(xiàn)。
[0123] 下面請結(jié)合圖3-圖12,可見本發(fā)明提供的溝槽功率器件，包括：
[0124]半導(dǎo)體襯底10;
[0125] 位于所述半導(dǎo)體襯底10中第一溝槽1 la、第二溝槽1 lb及第三溝槽1 lc;較佳的，所 述第一溝槽1 la的深度為ΙμL?-3.5μηι，寬度為ΙμL?-ΙΟμπι，所述第二溝槽lib的深度為ΙμL?-3.5μ m，寬度為0.5μηι-2μηι，所述第三溝槽11 c的深度為1μηι-3.5μηι，寬度為0.1μηι-0.6μηι;
[0126] 位于所述第一溝槽11a所在區(qū)域的半導(dǎo)體襯底10表面及所述第一溝槽11a的底壁 和側(cè)壁的第一阻止層11，較佳的，所述第一阻止層11的材料為二氧化硅、氮化硅、氮氧化硅 的一種或組合，所述第一阻止層11位于所述第一溝槽1 la底壁的厚度為1000A-20000A:;
[0127] 位于所述第二溝槽lib和第三溝槽11c所在區(qū)域的半導(dǎo)體襯底10表面及第二溝槽 1 lb和第三溝槽11 c的底壁和側(cè)壁上的柵介電層12 ;較佳的，所述柵介電層12的厚度為 50A-5000A;
[0128] 位于第一溝槽1 la、第二溝槽1 lb及第三溝槽1 lc中的第一填充材料層17、13;較佳 的，所述第一填充材料層17、13的厚度為0 · 3μπι-1μπι;
[0129] 位于所述第一溝槽11a中的第一填充材料層17中的凹槽16;所述凹槽16的數(shù)量為 多個；
[0130] 位于所述凹槽16中的第二填充材料層18,所述第一填充材料層17、13與第二填充 材料層18的摻雜類型不同，所述第一溝槽11a中的第一填充材料層17和第二填充材料層18 共同作為靜電隔離結(jié)構(gòu);所述第一填充材料層17、13、第二填充材料18、柵介電層12和第一 阻止層11的上表面齊平；
[0131] 位于所述半導(dǎo)體襯底10中第一溝槽11a、第二溝槽lib和第三溝槽11c兩側(cè)的P阱 19；
[0132] 位于所述半導(dǎo)體襯底10中第一溝槽11a、第二溝槽lib和第三溝槽11c兩側(cè)所述P阱 19上的N型區(qū)20;所述N型區(qū)20的結(jié)深深度小于所述P阱19的深度；
[0133] 位于所述半導(dǎo)體襯底10上的介質(zhì)層21;
[0134] 接觸孔21a，21b和21c，所述接觸孔21a，21b和21c貫穿所述介質(zhì)層21并分別延伸至 第一溝槽11a中的第一填充材料層17中、第二溝槽lib中的第一填充材料層13中及第三溝槽 11c一側(cè)的P阱19中，所述接觸孔21a，21b和21c位于所述半導(dǎo)體襯底10中的深度等于N型區(qū) 20退火后的深度，其深度0.1μηι-0.8μηι;
[0135] 位于所述接觸孔21底部的Ρ型區(qū)21d;
[0136] 金屬層22,所述金屬層22填充所述接觸孔21a，21b和21c并與所述P型區(qū)21d相接 觸;較佳的，所述金屬層22的材料為鈦、氮化鈦、硅化鈦、鎢、鋁、硅化鋁、銅硅鋁合金、銅或鎳 等金屬或金屬的化合物；以及
[0137] 位于所述金屬層22上的鈍化層。
[0138] 由此，本發(fā)明提供的一種溝槽功率器件及制作方法，通過提供半導(dǎo)體襯底;在所述 半導(dǎo)體襯底中形成第一溝槽、第二溝槽和第三溝槽;在所述第一溝槽所在區(qū)域的半導(dǎo)體襯 底表面及所述第一溝槽的底壁和側(cè)壁上形成第一阻止層;在所述第二溝槽和第三溝槽所在 區(qū)域的半導(dǎo)體襯底表面及第二溝槽和第三溝槽的底壁和側(cè)壁上生長柵介電層;形成第一填 充材料層并填充滿所述第一溝槽、第二溝槽及第三溝槽;進行平坦化，使得所述半導(dǎo)體襯底 表面裸露出柵介電層、第一阻止層和第一填充材料層，且所述柵介電層、第一阻止層和第一 填充材料層上表面齊平;刻蝕所述第一溝槽中的第一填充材料層形成凹槽;在所述凹槽中 形成第二填充材料層以形成靜電隔離結(jié)構(gòu)，所述第一填充材料層與第二填充材料層上表面 齊平，且摻雜類型不同；在所述半導(dǎo)體襯底中第一溝槽、第二溝槽和第三溝槽兩側(cè)形成P阱； 在所述半導(dǎo)體襯底中第一溝槽、第二溝槽和第三溝槽兩側(cè)所述P阱上形成N型區(qū)；在所述半 導(dǎo)體襯底上形成介質(zhì)層;刻蝕所述介質(zhì)層以形成接觸孔，所述接觸孔分別延伸至第一溝槽 和第二溝槽的第一填充材料層中及第三溝槽一側(cè)的P阱中；以及在所述接觸孔底部形成P型 區(qū)。形成靜電隔離結(jié)構(gòu)，進而實現(xiàn)了靜電隔離結(jié)構(gòu)設(shè)置在半導(dǎo)體襯底中，避免了靜電隔離結(jié) 構(gòu)高于第二溝槽、第三溝槽的情況，使得半導(dǎo)體襯底表面平整，有效解決由于傳統(tǒng)靜電隔離 結(jié)構(gòu)的不平坦使后續(xù)的沉積工藝臺階覆蓋能力不佳，特別是光刻出現(xiàn)勻膠不良，曝光異常， 臺階處光刻膠偏薄無法有效作為刻蝕阻擋層等問題，進一步的，通過使得靜電隔離結(jié)構(gòu)由 分次沉積的第一填充材料層和第二填充材料層形成，獲得了高性能ESD能力的靜電隔離結(jié) 構(gòu)，從而實現(xiàn)器件結(jié)構(gòu)，使參數(shù)和可靠性滿足產(chǎn)品的要求。
[0139] 進一步的，本發(fā)明的一種溝槽功率器件結(jié)構(gòu)及制作方法，可以運用在包括但不限 于CMOS、BCD、功率M0SFET、大功率晶體管、IGBT和肖特基等產(chǎn)品中。
[0140] 顯然，本領(lǐng)域的技術(shù)人員可以對本發(fā)明進行各種改動和變型而不脫離本發(fā)明的精 神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權(quán)利要求及其等同技術(shù)的范圍 之內(nèi)，則本發(fā)明也意圖包含這些改動和變型在內(nèi)。
【主權(quán)項】
1. 一種溝槽功率器件的制作方法，包括： 提供半導(dǎo)體襯底； 在所述半導(dǎo)體襯底中形成第一溝槽、第二溝槽和第三溝槽； 在所述第一溝槽所在區(qū)域的半導(dǎo)體襯底表面及所述第一溝槽的底壁和側(cè)壁上形成第 一阻止層； 在所述第二溝槽和第三溝槽所在區(qū)域的半導(dǎo)體襯底表面及第二溝槽和第三溝槽的底 壁和側(cè)壁上生長柵介電層； 形成第一填充材料層并填充滿所述第一溝槽、第二溝槽及第三溝槽； 進行平坦化，使得所述半導(dǎo)體襯底表面裸露出柵介電層、第一阻止層和第一填充材料 層，且所述柵介電層、第一阻止層和第一填充材料層上表面齊平； 刻蝕所述第一溝槽中的第一填充材料層形成凹槽； 在所述凹槽中形成第二填充材料層以形成靜電隔離結(jié)構(gòu)，所述第一填充材料層與第二 填充材料層上表面齊平，且摻雜類型不同； 在所述半導(dǎo)體襯底中第一溝槽、第二溝槽和第三溝槽兩側(cè)形成P阱； 在所述半導(dǎo)體襯底中第一溝槽、第二溝槽和第三溝槽兩側(cè)所述P阱上形成N型區(qū)； 在所述半導(dǎo)體襯底上形成介質(zhì)層； 刻蝕所述介質(zhì)層以形成接觸孔，所述接觸孔分別延伸至第一溝槽和第二溝槽的第一填 充材料層中及第三溝槽一側(cè)的P阱中；以及 在所述接觸孔底部形成P型區(qū)。2. 如權(quán)利要求1所述的溝槽功率器件的制作方法，其特征在于，所述第一填充材料層的 摻雜類型為N型摻雜，所述第二填充材料層的摻雜類型為P型摻雜。3. 如權(quán)利要求1所述的溝槽功率器件的制作方法，其特征在于，所述第一溝槽的深度為 1μηι-3.5μηι，寬度為Ιμηι-ΙΟμηι，所述第二溝槽的深度為1μηι-3.5μηι，寬度為0.5μηι-2μηι，所述第 三溝槽的深度為1μηι-3.5μηι，寬度為0.1μηι-0.6μηι。4. 如權(quán)利要求1所述的溝槽功率器件的制作方法，其特征在于，所述第一阻止層的材料 為二氧化硅、氮化硅、氮氧化硅的一種或多種組合。5. 如權(quán)利要求1所述的溝槽功率器件的制作方法，其特征在于，所述第一阻止層的厚度 為 1000A-20000A。6. 如權(quán)利要求1所述的溝槽功率器件的制作方法，其特征在于，所述第一填充材料層的 厚度為 〇.3μηι-1μηι。7. 如權(quán)利要求1所述的溝槽功率器件的制作方法，其特征在于，在形成第一阻止層之 后，在生長柵介電層之前，還包括： 在所述第二溝槽和第三溝槽的側(cè)壁和底壁形成第一氧化層； 去除所述第一氧化層。8. 如權(quán)利要求1所述的溝槽功率器件的制作方法，其特征在于，采用原位摻雜沉積形成 所述第一填充材料層。9. 如權(quán)利要求1所述的溝槽功率器件的制作方法，其特征在于，采用干法刻蝕工藝刻蝕 所述第一溝槽中的第一填充材料層形成凹槽。10. 如權(quán)利要求1所述的溝槽功率器件的制作方法，其特征在于，所述凹槽的數(shù)量為多 個。11. 如權(quán)利要求1所述的溝槽功率器件的制作方法，其特征在于，采用原位摻雜沉積形 成所述第二填充材料層，并進行平坦化，使得所述第二填充材料層與所述第一填充材料層 上表面齊平。12. 如權(quán)利要求1所述的溝槽功率器件的制作方法，其特征在于，所述平坦化為采用化 學(xué)機械研磨工藝或回刻工藝進行。13. 如權(quán)利要求1所述的溝槽功率器件的制作方法，其特征在于，所述介質(zhì)層的材質(zhì)為 二氧化硅、氮化硅、氮氧化硅、多晶硅的一種或多種組合。14. 如權(quán)利要求1所述的溝槽功率器件的制作方法，其特征在于，所述接觸孔位于所述 半導(dǎo)體襯底中的深度為〇· 1μηι-〇·8μηι。15. 如權(quán)利要求1所述的溝槽功率器件的制作方法，其特征在于，在所述接觸孔底部形 成P型區(qū)之后，還包括： 在所述半導(dǎo)體襯底上形成金屬層，所述金屬層填充所述接觸孔；以及 在所述金屬層上形成鈍化層。16. -種溝槽功率器件，包括： 半導(dǎo)體襯底； 位于所述半導(dǎo)體襯底中第一溝槽、第二溝槽及第三溝槽； 位于所述第一溝槽所在區(qū)域的半導(dǎo)體襯底表面及所述第一溝槽的底壁和側(cè)壁的第一 阻止層； 位于所述第二溝槽和第三溝槽所在區(qū)域的半導(dǎo)體襯底表面及第二溝槽和第三溝槽的 底壁和側(cè)壁上的柵介電層； 位于第一溝槽、第二溝槽及第三溝槽中的第一填充材料層； 位于所述第一溝槽中的第一填充材料層中的凹槽； 位于所述凹槽中的第二填充材料層，所述第一填充材料層與第二填充材料層的摻雜類 型不同，所述第一溝槽中的第一填充材料層和第二填充材料層共同作為靜電隔離結(jié)構(gòu);所 述第一填充材料層、第二填充材料、柵介電層和第一阻止層的上表面齊平； 位于所述半導(dǎo)體襯底中第一溝槽、第二溝槽和第三溝槽兩側(cè)的P阱； 位于所述半導(dǎo)體襯底中第一溝槽、第二溝槽和第三溝槽兩側(cè)所述P阱上的N型區(qū)； 位于所述半導(dǎo)體襯底上的介質(zhì)層； 接觸孔，所述接觸孔貫穿所述介質(zhì)層并分別延伸至第一溝槽和第二溝槽的第一填充材 料層中及第三溝槽一側(cè)的P阱中；以及 位于所述接觸孔底部的P型區(qū)。17. 如權(quán)利要求16所述的溝槽功率器件，其特征在于，所述第一填充材料層的摻雜類型 為N型摻雜，所述第二填充材料層的摻雜類型為P型摻雜。18. 如權(quán)利要求16所述的溝槽功率器件，其特征在于，所述第一溝槽的深度為1μπι-3.5μ m，寬度為Ιμηι-ΙΟμηι，所述第二溝槽的深度為1μηι-3 · 5μηι，寬度為O · 5μηι-2μηι，所述第三溝槽的 深度為 ?Μ?-3.5μηι，寬度為 0.1μηι-0.6μηι。19. 如權(quán)利要求16所述的溝槽功率器件，其特征在于，所述第一阻止層的材料為二氧化 硅、氮化硅、氮氧化硅的一種或多種組合。20. 如權(quán)利要求16所述的溝槽功率器件，其特征在于，所述第一阻止層的厚度為 1000人-20000人。21. 如權(quán)利要求16所述的溝槽功率器件，其特征在于，所述第一填充材料層的厚度為 0·3μπι-1μπι〇22. 如權(quán)利要求16所述的溝槽功率器件，其特征在于，所述凹槽的數(shù)量為多個。23. 如權(quán)利要求16所述的溝槽功率器件，其特征在于，所述介質(zhì)層的材質(zhì)為二氧化硅、 氮化硅、氮氧化硅、多晶硅的一種或多種組合。24. 如權(quán)利要求16所述的溝槽功率器件，其特征在于，所述接觸孔位于所述半導(dǎo)體襯底 中的深度為〇. Ium-0.8μηι。25. 如權(quán)利要求16所述的溝槽功率器件，其特征在于，還包括： 位于所述半導(dǎo)體襯底上的金屬層，所述金屬層填充所述接觸孔；以及 位于所述金屬層上的鈍化層。
【文檔編號】H01L21/336GK106024701SQ201610557135
【公開日】2016年10月12日
【申請日】2016年7月12日
【發(fā)明人】楊彥濤, 王平, 夏志平, 李云飛, 周艷春
【申請人】杭州士蘭集成電路有限公司