非易失性集成電路存儲器單元和電阻性隨機(jī)存取存儲結(jié)構(gòu)的制作方法
【專利摘要】本公開涉及非易失性集成電路存儲器單元和電阻性隨機(jī)存取存儲結(jié)構(gòu)。非易失性集成電路存儲器單元，包括：支撐襯底；電阻性隨機(jī)存取存儲器結(jié)構(gòu)，包括：第一電極，包括：在支撐襯底上的硅化物化的半導(dǎo)體鰭；以及覆蓋硅化物化的半導(dǎo)體鰭的第一金屬內(nèi)襯層；電介質(zhì)材料層，具有可配置的電阻性質(zhì)并且覆蓋第一金屬內(nèi)襯層的至少一部分；以及第二電極，包括：覆蓋電介質(zhì)材料層的第二金屬內(nèi)襯層；以及與第二金屬內(nèi)襯層相接觸的金屬填充物；晶體管，具有連接至第一電極和第二電極之一的第一源漏端子；源極線，連接至晶體管的第二源漏端子；字線，連接至晶體管的柵極端子；以及位線，連接至第一電極和第二電極中的另一個(gè)。
【專利說明】
非易失性集成電路存儲器單元和電阻性隨機(jī)存取存儲結(jié)構(gòu)
技術(shù)領(lǐng)域
[0001]本實(shí)用新型涉及集成電路，并且具體地涉及電阻性隨機(jī)存取存儲器(RRAM)類型的半導(dǎo)體非易失性存儲器。
【背景技術(shù)】
[0002]關(guān)于非易失性集成電路存儲器器件，電阻性隨機(jī)存取存儲器(RRAM)是一種新興技術(shù)。RRAM器件是使用電阻值(而不是電荷)存儲數(shù)據(jù)位的存儲器結(jié)構(gòu)。每個(gè)RRAM單元包括電阻性材料層，可以改變該電阻性材料層的電阻值以表示對邏輯“O”數(shù)據(jù)位或邏輯“I”數(shù)據(jù)位的存儲。該電阻性材料(通常形式為電介質(zhì)層)可以被制成為通過由跨電介質(zhì)層施加第一編程電壓而形成的細(xì)絲或?qū)щ娐窂絹磉M(jìn)行導(dǎo)電。在導(dǎo)電狀態(tài)下，單元被編程為用于存儲邏輯“O”數(shù)據(jù)值或邏輯“I”數(shù)據(jù)值之一。可以通過跨電介質(zhì)層施加第二編程電壓來復(fù)位細(xì)絲或?qū)щ娐窂?，?dǎo)致電介質(zhì)層不導(dǎo)電。在不導(dǎo)電狀態(tài)下，單元被編程為用于存儲邏輯“O”數(shù)據(jù)值或邏輯“I”數(shù)據(jù)值中的另一個(gè)。
[0003]本領(lǐng)域中需要提供一種適用于高密度應(yīng)用的RRAM單元結(jié)構(gòu)。
【實(shí)用新型內(nèi)容】
[0004]在實(shí)施例中，提供一種非易失性集成電路存儲器單元，包括:支撐襯底；電阻性隨機(jī)存取存儲器結(jié)構(gòu)，電阻性隨機(jī)存取存儲器結(jié)構(gòu)包括:第一電極，第一電極包括:在支撐襯底上的硅化物化的半導(dǎo)體鰭；以及覆蓋硅化物化的半導(dǎo)體鰭的第一金屬內(nèi)襯層；電介質(zhì)材料層，電介質(zhì)材料層具有可配置的電阻性質(zhì)并且覆蓋第一金屬內(nèi)襯層的至少一部分；以及第二電極，第二電極包括:覆蓋電介質(zhì)材料層的第二金屬內(nèi)襯層；以及與第二金屬內(nèi)襯層相接觸的金屬填充物；晶體管，晶體管具有連接至第一電極和第二電極之一的第一源漏端子;源極線，源極線連接至晶體管的第二源漏端子;字線，字線連接至晶體管的柵極端子；以及位線，位線連接至第一電極和第二電極中的另一個(gè)。
[0005]可選地，支撐襯底是絕緣體上硅(SOI)類型的。
[0006]可選地，SOI類型襯底具有半導(dǎo)體層，并且其中，硅化物化的半導(dǎo)體鰭是從半導(dǎo)體層形成的。
[0007]可選地，支撐襯底是體襯底類型的。
[0008]可選地，硅化物化的半導(dǎo)體鰭是從體襯底的一部分形成的。
[0009]可選地，非易失性集成電路存儲器單元進(jìn)一步包括在硅化物化的半導(dǎo)體鰭的上部部分上的第一金屬內(nèi)襯層的每一側(cè)上的多個(gè)側(cè)壁間隔物。
[0010]可選地，非易失性集成電路存儲器單元進(jìn)一步包括:預(yù)金屬化電介質(zhì)層；第一接觸，第一接觸延伸穿過預(yù)金屬化電介質(zhì)層以電連接至金屬填充物；以及第二接觸，第二接觸延伸穿過預(yù)金屬化電介質(zhì)層以電連接至在硅化物化的半導(dǎo)體鰭的頂表面處的第一金屬內(nèi)襯層。
[0011]可選地，電阻性隨機(jī)存取存儲器結(jié)構(gòu)進(jìn)一步包括:在支撐襯底上的附加的硅化物化的半導(dǎo)體鰭，第一金屬內(nèi)襯層進(jìn)一步覆蓋附加的硅化物化的半導(dǎo)體鰭；電介質(zhì)材料層進(jìn)一步覆蓋第一金屬內(nèi)襯層在附加的硅化物化的半導(dǎo)體鰭處的至少一部分;第二金屬內(nèi)襯層覆蓋在附加的硅化物化的半導(dǎo)體鰭處的電介質(zhì)材料層；以及金屬填充物與位于硅化物化的半導(dǎo)體鰭與附加的硅化物化的半導(dǎo)體鰭之間的第二金屬內(nèi)襯層相接觸。
[0012]可選地，電介質(zhì)材料層是由氧化鉿制成的。
[0013]可選地，硅化物化的半導(dǎo)體鰭包括完全硅化物化的半導(dǎo)體結(jié)構(gòu)。
[0014]根據(jù)本公開的一些實(shí)施例，提供一種電阻性隨機(jī)存取存儲器(RRAM)結(jié)構(gòu)，包括:支撐襯底;第一電極，第一電極包括:在支撐襯底上的硅化物化的半導(dǎo)體鰭；以及覆蓋硅化物化的半導(dǎo)體鰭的第一金屬內(nèi)襯層；電介質(zhì)材料層，電介質(zhì)材料層具有可配置的電阻性質(zhì)并且覆蓋第一金屬內(nèi)襯的至少一部分；以及第二電極，第二電極包括:覆蓋電介質(zhì)材料層的第二金屬內(nèi)襯層；以及與第二金屬內(nèi)襯層相接觸的金屬填充物。
[0015]可選地，支撐襯底是絕緣體上硅(SOI)類型的。
[0016]可選地，SOI類型襯底具有半導(dǎo)體層，并且其中，硅化物化的半導(dǎo)體鰭是從半導(dǎo)體層形成的。
[0017]可選地，支撐襯底是體襯底類型的。
[0018]可選地，硅化物化的半導(dǎo)體鰭是從體襯底的一部分形成的。
[0019]可選地，電阻性隨機(jī)存取存儲器結(jié)構(gòu)進(jìn)一步包括:在支撐襯底上的附加的硅化物化的半導(dǎo)體鰭，第一金屬內(nèi)襯層進(jìn)一步覆蓋附加的硅化物化的半導(dǎo)體鰭；電介質(zhì)材料層進(jìn)一步覆蓋第一金屬內(nèi)襯層在附加的硅化物化的半導(dǎo)體鰭處的至少一部分;第二金屬內(nèi)襯層覆蓋在附加的硅化物化的半導(dǎo)體鰭處的電介質(zhì)材料層；以及金屬填充物與位于硅化物化的半導(dǎo)體鰭與附加的硅化物化的半導(dǎo)體鰭之間的第二金屬內(nèi)襯層相接觸。
[0020]可選地，電介質(zhì)材料層是由氧化給制成的。
[0021 ]可選地，硅化物化的半導(dǎo)體鰭包括完全硅化物化的半導(dǎo)體結(jié)構(gòu)。
【附圖說明】
[0022]為了更好地理解實(shí)施例，現(xiàn)在將僅以示例方式參考附圖，在附圖中:
[0023]圖1至圖11展示了形成用于非易失性存儲器單元中的電阻性隨機(jī)存取存儲器(RRAM)結(jié)構(gòu)的工藝步驟；
[0024]圖12是結(jié)合有RRAM結(jié)構(gòu)的非易失性存儲器單元的示意圖；以及
[0025]圖13至圖23展示了形成用于非易失性存儲器單元中的RRAM結(jié)構(gòu)的工藝步驟。
【具體實(shí)施方式】
[0026]現(xiàn)在參照圖1至圖11，圖1至圖11展示了形成用于非易失性存儲器單元中的電阻性隨機(jī)存取存儲器(RRAM)結(jié)構(gòu)的工藝步驟。將理解的是，附圖不一定示出按比例繪制的特征。
[0027]圖1示出了絕緣體上硅(SOI)半導(dǎo)體襯底10，該絕緣體上硅半導(dǎo)體襯底包括堆疊的半導(dǎo)體襯底12、絕緣層14和半導(dǎo)體層16。半導(dǎo)體層16根據(jù)應(yīng)用可以是摻雜的，或者替代性地可以是未摻雜的(在這種情況下，SOI襯底10是“完全耗盡”型的)。例如，半導(dǎo)體層16可以具有35nm-50nm的厚度。絕緣層14在本領(lǐng)域中通常被稱為掩埋氧化物(BOX)層。
[0028]然后，在半導(dǎo)體層16上沉積包括二氧化硅(S12)層32和氮化硅(SiN)層34的硬掩模30。例如，可以使用化學(xué)氣相沉積(CVD)工藝以例如大約3nm-10nm的厚度來沉積二氧化硅層32。例如，可以使用化學(xué)氣相沉積(CVD)工藝以例如大約20nm-40nm的厚度來沉積氮化硅層34。在圖2中不出了結(jié)果。
[0029]然后，使用在本領(lǐng)域已知的光刻工藝來從半導(dǎo)體層16中限定多個(gè)鰭100。對硬掩模30進(jìn)行圖案化，以在這些鰭100的期望位置處留下掩模材料36。然后，執(zhí)行蝕刻操作穿過該掩模以在每個(gè)鰭100的每一側(cè)上開出多個(gè)孔102。在優(yōu)選實(shí)施例中，限定這些鰭100的蝕刻延伸至到達(dá)絕緣層14的深度。這些鰭100可以具有6nm-12nm的寬度(w)和25nm-45nm的間距(P)(具有15nm-35nm的相鄰鰭之間的間隔)?？涛g工藝的結(jié)果示出在圖3中。
[0030]在這些鰭100所位于的區(qū)域18之外，如在參考號20處所示出的，升高如針對淺溝槽隔離(STI)的絕緣物。例如，這可以通過在襯底上沉積可流動的氧化物、接著是圖案化和去除在這些鰭100的區(qū)域18中的氧化物來實(shí)現(xiàn)。掩模材料36也被去除。在圖4中示出了結(jié)果。[0031 ] 然后，如在圖5中所示出的，沉積鎳鉑(NiPt)層110以覆蓋這些鰭100。例如，層110可以具有3nm-10nm的厚度。然后，執(zhí)行退火(例如，在400°C下，具備可選的在800°C的激光退火)。該退火至少將這些鰭100的硅材料的一部分轉(zhuǎn)化為金屬硅化物(例如，NiSix)，以便轉(zhuǎn)化硅鰭材料以形成多個(gè)硅化物化的鰭112。層110的未被反應(yīng)的部分在退火之后被去除。在實(shí)施例中，對鰭100的尺寸、層110的厚度、所使用的材料以及所執(zhí)行的退火的特性進(jìn)行選擇，從而使得這些硅化物化的鰭112是完全硅化物化的結(jié)構(gòu)(在這種情況下，鰭100的全部半導(dǎo)體材料都被轉(zhuǎn)化為硅化物)。在圖6中示出了結(jié)果。硅化物化的鰭112提供RRAM結(jié)構(gòu)的一個(gè)電極。
[0032]使用化學(xué)氣相沉積(CVD)工藝沉積金屬材料(如例如，氮化鈦TiN)的內(nèi)襯層120以覆蓋這些硅化物化的鰭112和絕緣層14。例如，層120可以具有5nm-10nm的厚度。使用原子層沉積(ALD)工藝沉積電介質(zhì)材料(如例如，氧化鉿Hf O2)層122以覆蓋金屬層120。執(zhí)行圖案化操作以提供對在區(qū)域18之外的層120和層122的去除。在圖7中示出了結(jié)果，圖7現(xiàn)在專注于區(qū)域18。層120輔助形成跨電介質(zhì)層122的低阻態(tài)以便進(jìn)行RRAM操作。
[0033]使用化學(xué)氣相沉積(CVD)工藝沉積金屬材料(如例如，氮化鈦TiN)的內(nèi)襯層124以覆蓋層122。例如，層124可以具有5nm-10nm的厚度。然后，以金屬材料(如例如，鎢)來填充區(qū)域18以提供金屬填充物126。執(zhí)行化學(xué)機(jī)械拋光(CMP)操作以在與層124共面的水平上對填充物126的頂表面進(jìn)行平坦化。在圖8中示出了結(jié)果。層124輔助形成跨電介質(zhì)層122的低阻態(tài)以便進(jìn)行RRAM操作。金屬填充物126提供RRAM結(jié)構(gòu)的另一個(gè)電極。
[0034]然后，使用濕法蝕刻工藝來使金屬填充物126的頂表面凹陷至這些硅化物化的鰭112的頂表面之下的水平。例如，此凹陷工藝的深度d可以是10nm-20nm。層124的位于凹陷的金屬填充物126’的頂表面之上的部分也被去除(例如，使用濕法剝離工藝)。層122的位于凹陷的金屬填充物126’的頂表面上方的部分也被去除(例如，使用濕法剝離工藝)。在圖9中示出了結(jié)果。
[0035]然后，進(jìn)行保形絕緣材料沉淀，其中，執(zhí)行后續(xù)的定向刻蝕以在這些硅化物化的鰭112的每一側(cè)上的層120的那些側(cè)表面上限定多個(gè)側(cè)壁間隔物130。在圖10中示出了結(jié)果。
[0036]然后，執(zhí)行多種常規(guī)的后段制程(BEOL)工藝，以便對預(yù)金屬化電介質(zhì)(PMD)層140進(jìn)行沉積和平坦化并且形成金屬接觸150和152。在圖11中示出了結(jié)果。然后，可以在PMD層140上方提供一個(gè)或多個(gè)金屬化層，以便輔助進(jìn)行對接觸150和152的電路互連。
[0037]相應(yīng)地，形成電阻性隨機(jī)存取存儲器結(jié)構(gòu)200以包括第一金屬板或電極(在硅化物化的鰭112上的層120)、電介質(zhì)層122和第二金屬板(層124和凹陷的填充物126’)。將要注意的是，結(jié)構(gòu)200包括兩個(gè)鰭112，但是這僅僅是作為舉例，應(yīng)理解，每個(gè)結(jié)構(gòu)200都可以從對任何合適的數(shù)量的鰭112進(jìn)行圖案化和硅化物化來形成。結(jié)構(gòu)200可以包括在非易失性存儲器單元202，如在圖12中示意性地示出的。單元202包括晶體管204，該晶體管具有通過接觸152連接至結(jié)構(gòu)200的第一金屬板的第一源漏區(qū)以及連接至源極線SL的第二源漏區(qū)。晶體管204可以由襯底10支撐或者集成在其內(nèi)，其中，在制造結(jié)構(gòu)200之前或同時(shí)，使用多種眾所周知的晶體管制造技術(shù)制造該晶體管。用于單元202的字線(WL)連接至晶體管204的柵極端子。用于單元202的位線(BL)通過接觸150連接至結(jié)構(gòu)200的第二金屬板?？梢允褂?和/或耦接至)這些金屬化層來提供源極線、字線和位線。
[0038]因?yàn)轹挼氖褂?，所形成的結(jié)構(gòu)支持高密度RRAM制造。
[0039]對存儲器單元內(nèi)的RRAM結(jié)構(gòu)的操作如下:當(dāng)字線被設(shè)為邏輯高時(shí)，晶體管204導(dǎo)通。源極線被預(yù)設(shè)為邏輯高。如果位線電壓被設(shè)為>0.85V，在氧化鉿電介質(zhì)層中形成導(dǎo)電細(xì)線。電流上升，并且單元進(jìn)入低阻態(tài)。然后，對源極線進(jìn)行放電，并且電壓降低。當(dāng)位線電壓被設(shè)為低于-1.25V(其為復(fù)位電壓)并且字線被設(shè)為邏輯高時(shí)，導(dǎo)電細(xì)線溶解，并且單元返回到高阻態(tài)。
[0040]現(xiàn)在參照圖13至圖23，圖13至圖23展示了形成用于非易失性存儲器單元中的RRAM結(jié)構(gòu)的工藝步驟。將理解的是，附圖不一定示出按比例繪制的特征。
[0041]圖13示出了包括半導(dǎo)體層16’的體半導(dǎo)體襯底10’。半導(dǎo)體層16’可以根據(jù)應(yīng)用是摻雜的，或替代性地可以是未摻雜的。例如，半導(dǎo)體層16’可以具有30nm-80nm的厚度。
[0042]然后，在半導(dǎo)體層16’上沉積包括二氧化硅(S12)層32和氮化硅(SiN)層34的硬掩模30。例如，可以使用化學(xué)氣相沉積(CVD)工藝以例如大約3nm-10nm的厚度來沉積二氧化硅層32。例如，可以使用化學(xué)氣相沉積(CVD)工藝以例如大約20nm-40nm的厚度來沉積氮化硅層34。在圖14中不出了結(jié)果。
[0043]然后，使用在本領(lǐng)域已知的光刻工藝來從半導(dǎo)體層16’的上部部分中限定多個(gè)鰭100’。對硬掩模30進(jìn)行圖案化，以在這些鰭100’的期望位置處留下掩模材料36。然后，執(zhí)行蝕刻操作穿過該掩模以在每個(gè)鰭100’的每一側(cè)上開出多個(gè)孔102’。在優(yōu)選實(shí)施例中，限定這些鰭100 ’的蝕刻從半導(dǎo)體層16 ’的頂表面延伸35]11]1-50111]1的深度。這些鰭100可以具有6nm-12nm的寬度(w)和25nm-45nm的間距(p)(具有15nm-35nm的相鄰鰭之間的間隔)?？涛g工藝的結(jié)果示出在圖15中。
[0044]進(jìn)行對可流動的氧化物材料的沉積，并且然后使用化學(xué)機(jī)械拋光(CMP)工藝對其進(jìn)行平坦化。在這些鰭100’所位于的區(qū)域18中，使用干法蝕刻工藝使可流動的氧化物材料沉積凹陷，以便留下圍繞這些鰭100’的底部部分114的絕緣層22。在區(qū)域18之外，如在參考號20處所示出的那樣升高絕緣物。掩模材料36也被去除。在圖16中示出了結(jié)果。
[0045]然后，如在圖17中所示出的，沉積鎳鉑(NiPt)層110以覆蓋這些鰭100’。例如，層110可以具有3nm-10nm的厚度。然后，執(zhí)行退火(例如，在400°C下，具備可選的在800°C的激光退火)。該退火至少將這些鰭100 ’的上部部分113內(nèi)的硅材料的一部分轉(zhuǎn)化為金屬硅化物(例如，Ni Six )，以便轉(zhuǎn)化硅鰭材料以形成多個(gè)硅化物化的鰭112 ’。層110的未被反應(yīng)的部分被去除。在實(shí)施例中，對鰭100’的尺寸、層110’的厚度、所使用的材料以及所執(zhí)行的退火的特性進(jìn)行選擇，從而使得這些硅化物化的鰭112 ’是完全硅化物化的結(jié)構(gòu)(在這種情況下，在上部部分113內(nèi)的鰭100’的全部半導(dǎo)體材料都被轉(zhuǎn)化為硅化物)。在圖18中示出了結(jié)果。將要注意的是，鰭100’的由非硅化物化的半導(dǎo)體材料制成的底部114保留以支撐每個(gè)鰭112’。硅化物化的鰭112 ’提供RRAM結(jié)構(gòu)的一個(gè)電極。
[0046]使用化學(xué)氣相沉積(CVD)工藝沉積金屬材料(如例如，氮化鈦TiN)的內(nèi)襯層120以覆蓋這些硅化物化的鰭112’和絕緣層22。例如，層120可以具有5nm-10nm的厚度。使用原子層沉積(ALD)工藝沉積電介質(zhì)材料(如例如，氧化鉿Hf O2)層122以覆蓋金屬層120。執(zhí)行圖案化操作以準(zhǔn)許對在區(qū)域18之外的層120和層122的去除。在圖19中示出了結(jié)果，現(xiàn)在專注于區(qū)域18。層120輔助形成跨電介質(zhì)層122的低阻態(tài)以便進(jìn)行RRAM操作。
[0047]使用化學(xué)氣相沉積(CVD)工藝沉積金屬材料(如例如，氮化鈦TiN)的內(nèi)襯層124以覆蓋層122。例如，層124可以具有5nm-10nm的厚度。然后，以金屬材料(如例如，鎢)來填充區(qū)域18以提供金屬填充物126。執(zhí)行化學(xué)機(jī)械拋光(CMP)操作以在與層124共面的水平上對填充物126的頂表面進(jìn)行平坦化。在圖20中示出了結(jié)果。層124輔助形成跨電介質(zhì)層122的低阻態(tài)以便進(jìn)行RRAM操作。金屬填充物126提供RRAM結(jié)構(gòu)的另一個(gè)電極。
[0048]然后，使用濕法蝕刻工藝來使金屬填充物126的頂表面凹陷至這些硅化物化的鰭112’的頂表面之下的水平。例如，此凹陷工藝的深度d可以是10nm-20nm。層124的位于凹陷的金屬填充物126’的頂表面之上的部分也被去除(例如，使用濕法剝離工藝)。層122的位于凹陷的金屬填充物126’的頂表面之上的部分也被去除(例如，使用濕法剝離工藝)。在圖21中示出了結(jié)果。
[0049]然后，進(jìn)行保形絕緣材料沉淀，其中，執(zhí)行后續(xù)的定向刻蝕以在這些硅化物化的鰭112’的每一側(cè)上的層120的那些側(cè)表面上限定多個(gè)側(cè)壁間隔物130。在圖22中示出了結(jié)果。
[0050]然后，執(zhí)行多種常規(guī)的后段制程(BEOL)工藝，以便對預(yù)金屬化電介質(zhì)(PMD)層140進(jìn)行沉積和平坦化并且形成金屬接觸150和152。在圖23中示出了結(jié)果。然后，可以在PMD層140上方提供一個(gè)或多個(gè)金屬化層，以便輔助進(jìn)行對接觸150和152的電路互連。
[0051]相應(yīng)地，形成電阻性隨機(jī)存取存儲器結(jié)構(gòu)200以包括第一金屬板(在硅化物化的鰭112’上的層120)、電介質(zhì)層122和第二金屬板(層124和凹陷的填充物126’)。將要注意的是，結(jié)構(gòu)200包括兩個(gè)鰭112’，但是這僅僅是作為舉例，應(yīng)理解，每個(gè)結(jié)構(gòu)200都可以從對任何合適的數(shù)量的鰭112’進(jìn)行圖案化和硅化物化來形成。結(jié)構(gòu)200可以包括在非易失性存儲器單元202，如在圖12中示意性地示出的(之前所描述的)。
[0052]已經(jīng)通過對本實(shí)用新型的示例性實(shí)施例的完整且信息性的描述的示例性且非限制性示例提供了之前的描述。然而，對于相關(guān)領(lǐng)域的技術(shù)人員而言，鑒于前面的描述，當(dāng)結(jié)合附圖和所附權(quán)利要求書來閱讀本說明書時(shí)，各種修改和適配會變得明顯。然而，對本實(shí)用新型教導(dǎo)的所有這樣和類似的修改將仍然落入如所附權(quán)利要求書所確定的本實(shí)用新型的范圍之內(nèi)。
【主權(quán)項(xiàng)】
1.一種非易失性集成電路存儲器單元，其特征在于，包括: 支撐襯底； 電阻性隨機(jī)存取存儲器結(jié)構(gòu)，所述電阻性隨機(jī)存取存儲器結(jié)構(gòu)包括: 第一電極，所述第一電極包括: 在所述支撐襯底上的硅化物化的半導(dǎo)體鰭；以及 覆蓋所述硅化物化的半導(dǎo)體鰭的第一金屬內(nèi)襯層； 電介質(zhì)材料層，所述電介質(zhì)材料層具有可配置的電阻性質(zhì)并且覆蓋所述第一金屬內(nèi)襯層的至少一部分；以及 第二電極，所述第二電極包括: 覆蓋所述電介質(zhì)材料層的第二金屬內(nèi)襯層；以及 與所述第二金屬內(nèi)襯層相接觸的金屬填充物； 晶體管，所述晶體管具有連接至所述第一電極和所述第二電極之一的第一源漏端子； 源極線，所述源極線連接至所述晶體管的第二源漏端子； 字線，所述字線連接至所述晶體管的柵極端子；以及 位線，所述位線連接至所述第一電極和所述第二電極中的另一個(gè)。2.如權(quán)利要求1所述的非易失性集成電路存儲器單元，其特征在于，所述支撐襯底是絕緣體上硅(SOI)類型的。3.如權(quán)利要求2所述的非易失性集成電路存儲器單元，其特征在于，所述SOI類型襯底具有半導(dǎo)體層，并且其中，所述硅化物化的半導(dǎo)體鰭是從所述半導(dǎo)體層形成的。4.如權(quán)利要求1所述的非易失性集成電路存儲器單元，其特征在于，所述支撐襯底是體襯底類型的。5.如權(quán)利要求4所述的非易失性集成電路存儲器單元，其特征在于，所述硅化物化的半導(dǎo)體鰭是從所述體襯底的一部分形成的。6.如權(quán)利要求1所述的非易失性集成電路存儲器單元，其特征在于，進(jìn)一步包括在所述硅化物化的半導(dǎo)體鰭的上部部分上的所述第一金屬內(nèi)襯層的每一側(cè)上的多個(gè)側(cè)壁間隔物。7.如權(quán)利要求1所述的非易失性集成電路存儲器單元，其特征在于，進(jìn)一步包括: 預(yù)金屬化電介質(zhì)層； 第一接觸，所述第一接觸延伸穿過所述預(yù)金屬化電介質(zhì)層以電連接至所述金屬填充物；以及 第二接觸，所述第二接觸延伸穿過所述預(yù)金屬化電介質(zhì)層以電連接至在所述硅化物化的半導(dǎo)體鰭的頂表面處的所述第一金屬內(nèi)襯層。8.如權(quán)利要求1所述的非易失性集成電路存儲器單元，其特征在于，所述電阻性隨機(jī)存取存儲器結(jié)構(gòu)進(jìn)一步包括: 在所述支撐襯底上的附加的硅化物化的半導(dǎo)體鰭，所述第一金屬內(nèi)襯層進(jìn)一步覆蓋所述附加的硅化物化的半導(dǎo)體鰭； 所述電介質(zhì)材料層進(jìn)一步覆蓋所述第一金屬內(nèi)襯層在所述附加的硅化物化的半導(dǎo)體鰭處的至少一部分； 所述第二金屬內(nèi)襯層覆蓋在所述附加的硅化物化的半導(dǎo)體鰭處的所述電介質(zhì)材料層；以及 所述金屬填充物與位于所述硅化物化的半導(dǎo)體鰭與所述附加的硅化物化的半導(dǎo)體鰭之間的所述第二金屬內(nèi)襯層相接觸。9.如權(quán)利要求1所述的非易失性集成電路存儲器單元，其特征在于，所述電介質(zhì)材料層是由氧化鉿制成的。10.如權(quán)利要求1所述的非易失性集成電路存儲器單元，其特征在于，所述硅化物化的半導(dǎo)體鰭包括完全硅化物化的半導(dǎo)體結(jié)構(gòu)。11.一種電阻性隨機(jī)存取存儲器(RRAM)結(jié)構(gòu)，其特征在于，包括: 支撐襯底； 第一電極，所述第一電極包括: 在所述支撐襯底上的硅化物化的半導(dǎo)體鰭；以及 覆蓋所述硅化物化的半導(dǎo)體鰭的第一金屬內(nèi)襯層； 電介質(zhì)材料層，所述電介質(zhì)材料層具有可配置的電阻性質(zhì)并且覆蓋所述第一金屬內(nèi)襯的至少一部分；以及 第二電極，所述第二電極包括: 覆蓋所述電介質(zhì)材料層的第二金屬內(nèi)襯層；以及 與所述第二金屬內(nèi)襯層相接觸的金屬填充物。12.如權(quán)利要求11所述的RRAM結(jié)構(gòu)，其特征在于，所述支撐襯底是絕緣體上硅(SOI)類型的。13.如權(quán)利要求12所述的RRAM結(jié)構(gòu)，其特征在于，所述SOI類型襯底具有半導(dǎo)體層，并且其中，所述硅化物化的半導(dǎo)體鰭是從所述半導(dǎo)體層形成的。14.如權(quán)利要求11所述的RRAM結(jié)構(gòu)，其特征在于，所述支撐襯底是體襯底類型的。15.如權(quán)利要求14所述的RRAM結(jié)構(gòu)，其特征在于，所述硅化物化的半導(dǎo)體鰭是從所述體襯底的一部分形成的。16.如權(quán)利要求11所述的RRAM結(jié)構(gòu)，其特征在于，進(jìn)一步包括: 在所述支撐襯底上的附加的硅化物化的半導(dǎo)體鰭，所述第一金屬內(nèi)襯層進(jìn)一步覆蓋所述附加的硅化物化的半導(dǎo)體鰭； 所述電介質(zhì)材料層進(jìn)一步覆蓋所述第一金屬內(nèi)襯層在所述附加的硅化物化的半導(dǎo)體鰭處的至少一部分； 所述第二金屬內(nèi)襯層覆蓋在所述附加的硅化物化的半導(dǎo)體鰭處的所述電介質(zhì)材料層；以及 所述金屬填充物與位于所述硅化物化的半導(dǎo)體鰭與所述附加的硅化物化的半導(dǎo)體鰭之間的所述第二金屬內(nèi)襯層相接觸。17.如權(quán)利要求11所述的RRAM結(jié)構(gòu)，其特征在于，所述電介質(zhì)材料層是由氧化鉿制成的。18.如權(quán)利要求11所述的RRAM結(jié)構(gòu)，其特征在于，所述硅化物化的半導(dǎo)體鰭包括完全硅化物化的半導(dǎo)體結(jié)構(gòu)。
【文檔編號】H01L27/24GK205542903SQ201521130264
【公開日】2016年8月31日
【申請日】2015年12月30日
【發(fā)明人】柳青, J·H·張
【申請人】意法半導(dǎo)體公司