技術(shù)編號(hào):40278628
提示:您尚未登錄,請(qǐng)點(diǎn) 登 陸 后下載,如果您還沒(méi)有賬戶請(qǐng)點(diǎn) 注 冊(cè) ,登陸完成后,請(qǐng)刷新本頁(yè)查看技術(shù)詳細(xì)信息。本發(fā)明涉及eda,特別是涉及一種可變延時(shí)預(yù)留比的獲取方法、電子設(shè)備及存儲(chǔ)介質(zhì)。背景技術(shù)、在本地化的過(guò)程中,當(dāng)給定每個(gè)電路單元所分配的芯片時(shí),對(duì)系統(tǒng)的時(shí)序進(jìn)行估計(jì)。除了在時(shí)序圖中固定的硬件延時(shí)之外,例如存儲(chǔ)器延時(shí)和端口延時(shí)等,兩個(gè)連接的芯片對(duì)之間的延時(shí)將隨著net的變化而不斷變化。其中,每個(gè)芯片具有多個(gè)引腳pin,每個(gè)pin分別配置網(wǎng)絡(luò)net的網(wǎng)絡(luò)名,相同網(wǎng)絡(luò)名的引腳被導(dǎo)線連通。每個(gè)net的布線確定之后,則能夠?yàn)槊總€(gè)布線線段分配準(zhǔn)確的資源分配比(tdm?ratio)來(lái)準(zhǔn)確的估計(jì)系統(tǒng)時(shí)序。、概率...
注意:該技術(shù)已申請(qǐng)專利,請(qǐng)尊重研發(fā)人員的辛勤研發(fā)付出,在未取得專利權(quán)人授權(quán)前,僅供技術(shù)研究參考不得用于商業(yè)用途。
該專利適合技術(shù)人員進(jìn)行技術(shù)研發(fā)參考以及查看自身技術(shù)是否侵權(quán),增加技術(shù)思路,做技術(shù)知識(shí)儲(chǔ)備,不適合論文引用。
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