技術(shù)編號：6401203
提示：您尚未登錄，請點(diǎn) 登 陸 后下載，如果您還沒有賬戶請點(diǎn) 注 冊 ，登陸完成后，請刷新本頁查看技術(shù)詳細(xì)信息。本發(fā)明是一種基于FPGA具有狀態(tài)監(jiān)控的多余度同步IP核，屬于航空電子，它是一種基于FPGA實(shí)現(xiàn)的具有狀態(tài)監(jiān)控功能的多余度硬件同步電路。背景技術(shù)在工程，為了提高系統(tǒng)的可靠性和安全性，余度技術(shù)是一種經(jīng)常采用的手段。在一個(gè)應(yīng)用系統(tǒng)中，采用多余度并行工作，并運(yùn)用余度管理，在某個(gè)余度出現(xiàn)故障時(shí)，可以剔除故障余度，由其余正常工作的余度繼續(xù)進(jìn)行任務(wù)運(yùn)行，從而提高了整個(gè)系統(tǒng)的可靠性。系統(tǒng)中多余度并行工作，首先要解決的是各余度同步問題，用以保證每個(gè)余度在同一時(shí)刻開始進(jìn)行任務(wù)...
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該專利適合技術(shù)人員進(jìn)行技術(shù)研發(fā)參考以及查看自身技術(shù)是否侵權(quán)，增加技術(shù)思路，做技術(shù)知識儲備，不適合論文引用。
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