技術(shù)編號：6940098
提示：您尚未登錄，請點(diǎn) 登 陸 后下載，如果您還沒有賬戶請點(diǎn) 注 冊 ，登陸完成后，請刷新本頁查看技術(shù)詳細(xì)信息。本發(fā)明涉及半導(dǎo)體集成電路，其中所希望的電路通過彼此組合地設(shè)置多個電路單元并且由金屬配線層互連這些單元而形成，這些電路單元(例如標(biāo)準(zhǔn)單元)包括具有柵極 電極的晶體管。背景技術(shù)因?yàn)樵诎雽?dǎo)體LSI(大規(guī)模集成電路)的小型化上已經(jīng)取得進(jìn)步，所以邏輯電路元 件內(nèi)的延遲(在下文將這樣的延遲稱為"柵極延遲")和配線延遲之間的比率發(fā)生了很大的 變化。 先前小型化不很先進(jìn)的LSI，考慮到整個LSI或整個電路模塊的信號延遲，在元件 中具有很高的柵極延遲與配線延遲比。因此，在L...
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