技術(shù)編號(hào)：7160712
提示：您尚未登錄，請(qǐng)點(diǎn) 登 陸 后下載，如果您還沒有賬戶請(qǐng)點(diǎn) 注 冊(cè) ，登陸完成后，請(qǐng)刷新本頁查看技術(shù)詳細(xì)信息。本發(fā)明涉及一種可降低外延時(shí)自摻雜的外延片襯底、外延片及半導(dǎo)體器件。 背景技術(shù)對(duì)于半導(dǎo)體器件來說，需要外延層具有完美的晶體結(jié)構(gòu)，而且對(duì)外延層的厚度、導(dǎo)電類型、電阻率及電阻均勻性等方面均有一定的要求。半導(dǎo)體的電阻率一般隨著溫度、摻雜濃度、磁場(chǎng)強(qiáng)度及光照強(qiáng)度等因素的變化而改變。對(duì)于外延層與襯底的組合及產(chǎn)品規(guī)格是由后道產(chǎn)品應(yīng)用所決定。電路與電子元件需要在外延片上制作完成，不同的應(yīng)用如MOS型中PM0S、NM0S、CM0S和雙極型中飽和型和非飽和型。隨著集成電路設(shè)計(jì)...
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該專利適合技術(shù)人員進(jìn)行技術(shù)研發(fā)參考以及查看自身技術(shù)是否侵權(quán)，增加技術(shù)思路，做技術(shù)知識(shí)儲(chǔ)備，不適合論文引用。