技術(shù)編號(hào)：7508406
提示：您尚未登錄，請(qǐng)點(diǎn) 登 陸 后下載，如果您還沒有賬戶請(qǐng)點(diǎn) 注 冊(cè) ，登陸完成后，請(qǐng)刷新本頁查看技術(shù)詳細(xì)信息。本發(fā)明涉及發(fā)生對(duì)應(yīng)于基準(zhǔn)時(shí)鐘信號(hào)和比較時(shí)鐘信號(hào)的相位差的PLL(Phase Locked Loop鎖相環(huán))電路及其相位同步方法。背景技術(shù) 例如，在專利文獻(xiàn)(特開2004-40227中公報(bào))中，公開了現(xiàn)有的PLL電路。在現(xiàn)有的PLL電路中，裝有具有以下特性的相位比較器，即就執(zhí)行相位比較后的輸出信號(hào)而言，其高電壓電平的矩形波信號(hào)的時(shí)間寬度與低電壓電平的矩形波信號(hào)的時(shí)間寬度的時(shí)間差正比于相位差，在無相位差時(shí)，高電壓電平與低電壓電平的矩形波信號(hào)時(shí)間寬度相等，省略了...
注意：該技術(shù)已申請(qǐng)專利，請(qǐng)尊重研發(fā)人員的辛勤研發(fā)付出，在未取得專利權(quán)人授權(quán)前，僅供技術(shù)研究參考不得用于商業(yè)用途。
該專利適合技術(shù)人員進(jìn)行技術(shù)研發(fā)參考以及查看自身技術(shù)是否侵權(quán)，增加技術(shù)思路，做技術(shù)知識(shí)儲(chǔ)備，不適合論文引用。
該類技術(shù)注重原理思路，無完整電路圖，適合研究學(xué)習(xí)。