技術(shù)編號：7516064
提示：您尚未登錄，請點(diǎn) 登 陸 后下載，如果您還沒有賬戶請點(diǎn) 注 冊 ，登陸完成后，請刷新本頁查看技術(shù)詳細(xì)信息。本發(fā)明涉及在電源接通時及電源電壓下降時將規(guī)定電路的規(guī)定端子固定為低電平的下拉(pulldown)電路。 背景技術(shù)在半導(dǎo)體裝置中，對于需要在電源接通時及電源電壓下降時固定 為低電平而防止誤動作的內(nèi)部節(jié)點(diǎn)，設(shè)置下拉電路，在電源接通時及 電源電壓下降時，下拉電路將內(nèi)部節(jié)點(diǎn)固定為低電平。對具有傳統(tǒng)下拉電路的半導(dǎo)體裝置進(jìn)行說明。圖2是具有傳統(tǒng)下 拉電路的半導(dǎo)體裝置的概略電路圖。下拉電路40具有耗盡(depletion)型NMOS晶體管41 。下拉電 路40具有端子4...
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該專利適合技術(shù)人員進(jìn)行技術(shù)研發(fā)參考以及查看自身技術(shù)是否侵權(quán)，增加技術(shù)思路，做技術(shù)知識儲備，不適合論文引用。
該類技術(shù)注重原理思路，無完整電路圖，適合研究學(xué)習(xí)。