技術(shù)編號：8489757
提示：您尚未登錄，請點 登 陸 后下載，如果您還沒有賬戶請點 注 冊 ，登陸完成后，請刷新本頁查看技術(shù)詳細(xì)信息。時鐘信號是有規(guī)律地出現(xiàn)邏輯狀態(tài)‘I’和‘0’的方波信號。在一般的系統(tǒng)中，時鐘具有一定的占空比且系統(tǒng)用時鐘進行同步以處理各種信號。時鐘產(chǎn)生裝置可以是產(chǎn)生待用于系統(tǒng)中的具有一定占空比的時鐘的裝置且可以包括PLL電路。然而，該PLL電路具有的限制在于，其邏輯復(fù)雜且其需要許多晶體管。圖1示出如何給需要具有一定占空比的時鐘的系統(tǒng)提供時鐘。參考圖1，PLL電路11調(diào)整輸入時鐘并產(chǎn)生適合于系統(tǒng)12的輸出時鐘。在這種情況下，可以在硬件和軟件中實現(xiàn)該PLL電路，且因為硬件P...
注意：該技術(shù)已申請專利，請尊重研發(fā)人員的辛勤研發(fā)付出，在未取得專利權(quán)人授權(quán)前，僅供技術(shù)研究參考不得用于商業(yè)用途。
該專利適合技術(shù)人員進行技術(shù)研發(fā)參考以及查看自身技術(shù)是否侵權(quán)，增加技術(shù)思路，做技術(shù)知識儲備，不適合論文引用。
該類技術(shù)注重原理思路，無完整電路圖，適合研究學(xué)習(xí)。