議接口 SLAVE讀寫控制器，當(dāng)片外的單片機(jī)MASTER進(jìn)行詢問時(shí)，將控制寄存器的內(nèi)容按照其地址有序輸出到片外的主系統(tǒng)，再利用單片機(jī)的通訊小軟件與上位機(jī)進(jìn)行基于串口的通訊，將內(nèi)容發(fā)送到計(jì)算機(jī)通信軟件進(jìn)行屏幕顯示。
[0066]以下結(jié)合附圖和具體的實(shí)施例對(duì)本發(fā)明的技術(shù)方案作進(jìn)一步描述。
[0067]SOC芯片上電，并且芯片具有上電自動(dòng)復(fù)位功能，完成對(duì)所有DSP內(nèi)部寄存器的復(fù)位。
[0068]按照預(yù)期，對(duì)ADC工作頻率、通道序列采樣頻率、DSP工作頻率、希望的差錯(cuò)編碼方式進(jìn)行配置，配置方式參閱圖3 ;簡(jiǎn)單配置流程參閱圖9a、9b。
[0069]外部;i_PAD_reset輸入信號(hào)無效，一直拉高，即reset = ‘I’。
[0070]按照預(yù)期的工作方式，對(duì)DSP-LUT，RF-LUT進(jìn)行基于查詢索引寄存器index_register的配置，參閱圖11，包括ADC的工作頻率(其是ADC轉(zhuǎn)換完成送出12bits數(shù)字總線數(shù)據(jù)的頻率的16倍)；
[0071]ADC轉(zhuǎn)換完成，給出ADC轉(zhuǎn)換完畢的指示信號(hào)Available = ‘1’，DSP檢測(cè)該信號(hào)的上升沿，并且進(jìn)行計(jì)數(shù)，當(dāng)availa_cnt = I時(shí)，DSP對(duì)驅(qū)動(dòng)ADC的轉(zhuǎn)換通道序列加1，為ADC進(jìn)行下一通道的模/數(shù)轉(zhuǎn)換做準(zhǔn)備，選通的待轉(zhuǎn)換通道序列位號(hào)送到Front End前面的Channel-MUX，選通的待轉(zhuǎn)換通道序列的芯片位送到ADC前面的Chip-MUX，參閱圖6、7 ；
[0072]i_PAD_reset輸入信號(hào)起初一直拉高期間，固定DSP-LUT與RF-LUT的查找索引線條wirejndex，參閱圖11，為L(zhǎng)UT查尋做準(zhǔn)備，即準(zhǔn)備DSP差錯(cuò)方案參數(shù)配置，射頻芯片的參數(shù)配置。i_PAD_reSet拉低，在其下降沿過后的幾個(gè)工作時(shí)鐘周期內(nèi)，進(jìn)行DSP系統(tǒng)復(fù)位；拉低i_PAD_reSet足夠時(shí)間后，釋放復(fù)位，然后檢測(cè)其上升沿，根據(jù)cnt_fall的計(jì)數(shù)數(shù)值，鎖存LUT的查詢wire_index，并用index_register完成對(duì)DSP-LUT與RF-LUT的最終查詢，此時(shí)刻，完成對(duì)DSP與射頻控制寄存器的參數(shù)配置。同時(shí)，計(jì)數(shù)器cnt_rise進(jìn)行計(jì)數(shù)，計(jì)數(shù)到一定數(shù)目時(shí)，輸出標(biāo)志正常開始工作的strobe信號(hào)，指示正常Normal工作流程的開始，此時(shí)，DSP開始指揮著整個(gè)SOC系統(tǒng)有序流水運(yùn)轉(zhuǎn)。復(fù)位參閱圖8，工作流程參閱圖9-a、9~b ο
[0073]DSP 正常工作時(shí)，判斷 debug_or_Normal 輸入信號(hào)，如果 debug_or_Normal = ’ O’，則只關(guān)心正常工作(Normal)流程，此時(shí)，DSP內(nèi)部的IIC沒有激活；如果debug_or_Normal=I，則進(jìn)行工作(debug)流程，激活DSP內(nèi)嵌的IIC控制器，配合片外的MCU-Master，進(jìn)入DSP內(nèi)部的控制寄存器的讀取。參閱圖9a、9b。
[0074]在正常工作流程中，DSP按照4段流水的處理步驟:
[0075]依次對(duì)ADC采集的數(shù)據(jù)，進(jìn)行:向FIFO寫數(shù)據(jù)進(jìn)程，切換矩陣從FIFO讀數(shù)據(jù)進(jìn)程，差錯(cuò)信道編碼，位流序列產(chǎn)生與發(fā)送。整個(gè)4段流水過程不需要片外的任何控制信號(hào)，如果發(fā)生要重新配置，則按照配置流程圖9a、9b，配置LUT，i_PAD_reset拉低為O足夠長(zhǎng)時(shí)間，進(jìn)行復(fù)位，鎖存新的配置LUT的索引數(shù)值，拉高i_PAD_reset，輸出strobe信號(hào)，即標(biāo)志DSP開始工作。則從O通道開始重新采集與處理。如果配置完成，不能實(shí)現(xiàn)預(yù)期功能，則debug_or_Normal拉高為‘1’，進(jìn)行debug調(diào)試流程，參考圖9a、9b。
[0076]以上所述，僅為本發(fā)明的優(yōu)選實(shí)施方式。應(yīng)當(dāng)指出，對(duì)于本領(lǐng)域技術(shù)人員依據(jù)本發(fā)明的基本原理，可以做出許多變形和改進(jìn)，但這些均落入本發(fā)明的保護(hù)范圍之內(nèi)。
【主權(quán)項(xiàng)】
1.一種數(shù)字信號(hào)處理器，其特征在于，所述數(shù)字信號(hào)處理器采用4段流水線的低功耗架構(gòu)，包括: 第一流水段，用于執(zhí)行模數(shù)轉(zhuǎn)換器捕獲數(shù)據(jù)緩存到先入先出隊(duì)列的寫數(shù)據(jù)進(jìn)程，所述進(jìn)程獲取所述數(shù)字信號(hào)處理器前端的量化后傳感數(shù)據(jù)，并將其寫入虛擬環(huán)形先入先出隊(duì)列進(jìn)行緩存； 第二流水段，利用乒乓交叉切換機(jī)制獲取所述先入先出隊(duì)列內(nèi)的緩存數(shù)據(jù)，即在當(dāng)前時(shí)隙，Ping-BUF已經(jīng)充滿后，切換矩陣讀取ping-BUF，同時(shí)在當(dāng)前時(shí)隙，pang-BUF從所述先入先出隊(duì)列獲取數(shù)據(jù)；在下一個(gè)時(shí)隙，ping-BUF與pang-BUF交換角色，如此循環(huán)往復(fù)； 第三流水段，包括差錯(cuò)編碼核，用于對(duì)從所述先入先出隊(duì)列讀取的數(shù)據(jù)進(jìn)行無線信道的差錯(cuò)編碼，封裝成數(shù)據(jù)包，并實(shí)現(xiàn)延遲均衡，以保證每個(gè)流水段的延遲小于或等于第一流水段從所述先入先出隊(duì)列讀出數(shù)據(jù)的延遲； 第四流水段，包括位流序列產(chǎn)生器，用于通過快速異步時(shí)鐘，將第三流水段封裝的所述數(shù)據(jù)包發(fā)送到射頻芯片。
2.根據(jù)權(quán)利要求1所述的數(shù)字信號(hào)處理器，其中所述數(shù)字信號(hào)處理器的4段流水線不存在由數(shù)據(jù)W/R順序依賴引起的前饋路徑。
3.根據(jù)權(quán)利要求1所述的數(shù)字信號(hào)處理器，其中所述數(shù)字信號(hào)處理器的第三流水段執(zhí)行的無線信道的差錯(cuò)編碼包括Manchesiter編碼、CRC-16編碼和可選的前向糾錯(cuò)R-S編碼。
4.根據(jù)權(quán)利要求1所述的數(shù)字信號(hào)處理器，其中所述數(shù)字信號(hào)處理器第四流水段的所述快速異步時(shí)鐘的發(fā)送時(shí)鐘速率要高于前三個(gè)流水段，且所述第四流水段還執(zhí)行幀頭添加操作，對(duì)所述第三流水段封裝的數(shù)據(jù)包分別添加幀頭和后導(dǎo)信息。
5.—種無線片上系統(tǒng)芯片，所述無線片上系統(tǒng)芯片集成了模擬、數(shù)字、射頻電路，以及如權(quán)利要求1至4任意一項(xiàng)所述的數(shù)字信號(hào)處理器，用于將傳感器檢測(cè)的數(shù)據(jù)通過所述模擬和數(shù)字電路處理后，再通過所述射頻電路無線發(fā)送到上位機(jī)的接收端。
6.根據(jù)權(quán)利要求5所述的無線片上系統(tǒng)芯片，其中所述無線片上系統(tǒng)芯片實(shí)現(xiàn)了所述傳感器與所述上位機(jī)之間的雙向半雙工通信，實(shí)現(xiàn)了所述傳感器與所述上位機(jī)的TX/RX狀態(tài)可互補(bǔ)配置；以及 所述無線片上系統(tǒng)芯片將上/下行鏈路的發(fā)送數(shù)據(jù)包格式固定化，發(fā)送端發(fā)送數(shù)據(jù)前，不需要發(fā)送廣播消息，與等待接收方的應(yīng)答，而是配置好鏈路上通信兩端的發(fā)送與接收狀態(tài)，就直接開始每個(gè)包數(shù)據(jù)的傳輸。
7.根據(jù)權(quán)利要求5所述的無線片上系統(tǒng)芯片，其中所述無線片上系統(tǒng)芯片的通道采樣頻率與所述數(shù)字信號(hào)處理器的工作頻率可控，能夠調(diào)節(jié)所述數(shù)字信號(hào)器的過采樣程度；以及 所述無線片上系統(tǒng)芯片中的通信信道為高斯信道，使用Manchester底層編碼，后面跟隨CRC-16上層校驗(yàn)編碼，或者只使用可糾錯(cuò)的里德-所羅蒙編碼。
8.根據(jù)權(quán)利要求5所述的無線片上系統(tǒng)芯片，其中所述無線片上系統(tǒng)芯片的門控時(shí)鐘采用工藝庫(kù)提供的專用時(shí)鐘門電路； 所述無線片上系統(tǒng)芯片采用基于分時(shí)復(fù)用思想的電路模塊休眠/喚醒技術(shù)； 所述無線片上系統(tǒng)芯片的數(shù)字信號(hào)處理器按照動(dòng)態(tài)功耗計(jì)算公式P_dynamic =(l/2)*C*V2*f_WOrk來降低頻率因子f_work，以實(shí)現(xiàn)同等比例降低所述數(shù)字信號(hào)處理器的內(nèi)部CMOS對(duì)FET管子負(fù)載電容充放電引起的動(dòng)態(tài)功耗；以及 所述無線片上系統(tǒng)芯片的后端布局布線采用低功耗驅(qū)動(dòng)策略。
9.根據(jù)權(quán)利要求5所述的無線片上系統(tǒng)芯片，其中所述無線片上系統(tǒng)芯片的所有輸入輸出端口信號(hào)與內(nèi)部信號(hào)均進(jìn)行數(shù)字信號(hào)處理器同步時(shí)鐘域系統(tǒng)的時(shí)鐘鎖存后再使用； 所述無線片上系統(tǒng)芯片的輸入端口沒有懸空端口； 對(duì)于所述無線片上系統(tǒng)芯片跨越異步時(shí)鐘域的信號(hào)傳遞，采用將慢時(shí)鐘域信號(hào)進(jìn)行快速異步時(shí)鐘多次寄存后，再判斷上升沿/下降沿，然后進(jìn)行計(jì)數(shù)，根據(jù)計(jì)數(shù)器數(shù)值進(jìn)行相關(guān)操作；以及 對(duì)所述無線片上系統(tǒng)芯片的后端布局布線進(jìn)行基于信號(hào)完整性驅(qū)動(dòng)的時(shí)序驗(yàn)收。
10.根據(jù)權(quán)利要求5所述的無線片上系統(tǒng)芯片，其中所述數(shù)字信號(hào)處理器與所述射頻電路有獨(dú)立的配置參數(shù)LUT表，分別有單獨(dú)的尋址索引去查詢各自的LUT表；以及 所述數(shù)字信號(hào)處理器通過所述數(shù)字信號(hào)處理器片內(nèi)的IIC標(biāo)準(zhǔn)協(xié)議接口 SLAVE讀寫控制器，與片外的所述上位機(jī)進(jìn)行基于串口的通信。
【專利摘要】本發(fā)明公開了一種數(shù)字信號(hào)處理器(DSP)和采用其的無線SOC芯片，該DSP使用可延遲均衡的4段低功耗流水架構(gòu)：(1)ADC量化后數(shù)據(jù)寫FIFO緩存進(jìn)程；(2)乒乓切換矩陣讀FIFO進(jìn)程；(3)無線信道差錯(cuò)編碼；(4)位流產(chǎn)生與發(fā)送。該SOC芯片可以通過DSP配置為發(fā)送或接收模式，利用多路選擇器選通來自前端OPA與BPF的模擬信號(hào)，送至ADC進(jìn)行模數(shù)轉(zhuǎn)換。發(fā)明的DSP和SOC芯片流水機(jī)制無氣泡延遲，無冒險(xiǎn)，方便擴(kuò)展；流水線架構(gòu)采用低功耗架構(gòu)，時(shí)鐘門控技術(shù)降低了芯片功耗，且多段流水線不影響主觀的實(shí)時(shí)性評(píng)價(jià)。
【IPC分類】A61B5-0476
【公開號(hào)】CN104545902
【申請(qǐng)?zhí)枴緾N201510048274
【發(fā)明人】孫建輝, 蔡新霞, 劉軍濤, 周權(quán), 徐聲偉, 劉欣陽(yáng)
【申請(qǐng)人】中國(guó)科學(xué)院電子學(xué)研究所
【公開日】2015年4月29日
【申請(qǐng)日】2015年1月30日