本發(fā)明涉及一種移位電路，包括該移位電路的移位寄存器和包括該移位寄存器的顯示裝置。

背景技術(shù)：

近來，諸如有機(jī)發(fā)光顯示器(OLED)或液晶顯示器(LCD)的有源驅(qū)動(dòng)型平板顯示裝置已經(jīng)被普遍開發(fā)和分布，并且為了使顯示裝置小型化并降低制造成本，已經(jīng)開發(fā)了在同一基板上形成包括像素電路的顯示單元和用于驅(qū)動(dòng)?xùn)艠O線(掃描線)的柵極驅(qū)動(dòng)器的顯示裝置。有源驅(qū)動(dòng)型顯示裝置通常使用移位寄存器作為柵極驅(qū)動(dòng)器。

作為這樣的移位寄存器，使用被稱為所謂的湯姆遜型(Thomson type)移位寄存器的非晶硅薄膜晶體管的柵極驅(qū)動(dòng)器在本領(lǐng)域中已眾所周知(非專利文獻(xiàn)1)。

圖1是示出非專利文獻(xiàn)1中記載的常規(guī)的移位寄存器的配置的電路圖。

圖1的移位寄存器包括由非晶硅制成的晶體管T1至T4。當(dāng)起始信號(hào)(start signal)被輸入至輸入端子IN時(shí)，晶體管T1導(dǎo)通，使得電荷被充入P節(jié)點(diǎn)，從而將降低至晶體管T1的閾值電壓的電壓施加至晶體管T3的柵極。在這種情況下，當(dāng)施加至?xí)r鐘端子的時(shí)鐘信號(hào)CLK從低電平變?yōu)楦唠娖綍r(shí)，處于浮置狀態(tài)的P節(jié)點(diǎn)的電壓受至晶體管T3的寄生電容C_gd和C_gs的耦合干擾。因此，P節(jié)點(diǎn)在高閾值電壓下被自舉，從而通過輸出端子OUT輸出時(shí)鐘信號(hào)CLK。

然后，當(dāng)下一級(jí)(next stage)的輸出被輸入至復(fù)位端子RST時(shí)，晶體管T2和T4導(dǎo)通，然后充電至P節(jié)點(diǎn)的電荷和輸出端子OUT的電荷僅在復(fù)位信號(hào)的脈沖寬度時(shí)段期間放電，并且保持浮置狀態(tài)直至下一個(gè)時(shí)段。

同時(shí)，近年來已經(jīng)嘗試將氧化物薄膜晶體管(TFT)引入至顯示裝置的驅(qū)動(dòng)電路。此外，由于與使用非晶硅作為半導(dǎo)體材料的TFT相比，氧化物TFT具有高遷移率、大導(dǎo)通電流和優(yōu)異透明度的優(yōu)點(diǎn)，所以特別地，有機(jī)TFT用作使用用于像素電路的透明有機(jī)EL裝置的顯示裝置(TOLED)的TFT的材料。

然而，氧化物TFT具有閾值電壓低于0V的關(guān)鍵缺點(diǎn)，從而導(dǎo)致難以應(yīng)用于電路。

例如，當(dāng)通過氧化物TFT形成圖1的常規(guī)移位電路時(shí)，由于由氧化物半導(dǎo)體材料制成的晶體管T1至T4的閾值電壓低于0V，所以即使當(dāng)下一級(jí)的輸出被輸入至復(fù)位端子RST時(shí)，晶體管T3也不會(huì)完全截止，但是每當(dāng)時(shí)鐘CLK導(dǎo)通和截止時(shí)，時(shí)鐘信號(hào)被部分地輸出至輸出端子OUT，從而導(dǎo)致輸出電壓的異常增大。

[現(xiàn)有技術(shù)文獻(xiàn)]

[非專利文獻(xiàn)]

非專利文獻(xiàn)1：使用氫化非晶硅TFT的可靠集成柵極驅(qū)動(dòng)器電路的研究，Kwon，Min-sung，2009年2月，慶熙大學(xué).

技術(shù)實(shí)現(xiàn)要素：

技術(shù)問題

本發(fā)明的目的是提供一種移位電路、包括所述移位電路的移位寄存器和包括所述移位寄存器的顯示裝置，所述移位電路用于防止現(xiàn)有技術(shù)中出現(xiàn)的問題，即，即使當(dāng)所述移位電路處于復(fù)位狀態(tài)時(shí)，也輸出端子的輸出也根據(jù)時(shí)鐘的導(dǎo)通和截止而異常地增大。

技術(shù)方案

為了實(shí)現(xiàn)上述目的，根據(jù)本發(fā)明的一個(gè)方面，提供一種移位寄存器的移位電路，所述移位寄存器包括級(jí)聯(lián)連接的多個(gè)移位電路，所述移位電路包括：輸入電路，包括前一級(jí)的移位電路的輸出信號(hào)作為輸入信號(hào)被供應(yīng)至的輸入端子、下一級(jí)的移位電路的輸出信號(hào)作為復(fù)位信號(hào)被供應(yīng)至的復(fù)位端子以及第一節(jié)點(diǎn)，并且被配置為當(dāng)輸入所述輸入信號(hào)時(shí)，將所述第一節(jié)點(diǎn)的電位設(shè)置為所述輸入信號(hào)的電位；反相電路，包括第二節(jié)點(diǎn)和基準(zhǔn)電壓端子，其中所述第二節(jié)點(diǎn)被配置為具有通過使所述第一節(jié)點(diǎn)的電位反轉(zhuǎn)而獲得的與所述第一節(jié)點(diǎn)的電位相反的電位；輸出電路，包括第一時(shí)鐘信號(hào)被供應(yīng)至的第一時(shí)鐘端子以及輸出所述輸出信號(hào)的輸出端子，并且被配置為根據(jù)所述第一節(jié)點(diǎn)的電位和所述第二節(jié)點(diǎn)的電位將所述輸出信號(hào)的電位作為根據(jù)所述第一時(shí)鐘信號(hào)的電位輸出至所述輸出端子；以及保持電路，被配置為當(dāng)所述第一節(jié)點(diǎn)的電位不是所述輸入信號(hào)的電位時(shí)，將所述第二節(jié)點(diǎn)的電位保持為高電平電位。

根據(jù)本發(fā)明的另一方面，提供一種移位寄存器的移位電路，所述移位寄存器具有第一狀態(tài)和第二狀態(tài)，并且包括級(jí)聯(lián)連接的多個(gè)移位電路，所述移位電路包括：輸出端子，被配置為輸出指示所述第一狀態(tài)和所述第二狀態(tài)中的任一個(gè)的狀態(tài)信號(hào)；輸出控制晶體管，在所述輸出控制晶體管中時(shí)鐘信號(hào)施加至第二電極，并且第三電極連接至所述輸出端子；充電裝置，連接在所述輸出控制晶體管的第一電極和第一節(jié)點(diǎn)之間；置位晶體管，被配置為基于從所述多個(gè)移位電路的前一級(jí)中的移位電路輸出的狀態(tài)信號(hào)激活所述第一節(jié)點(diǎn)，并且對(duì)所述充電裝置充電；以及復(fù)位晶體管，被配置為基于從所述多個(gè)移位電路的下一級(jí)中的移位電路輸出的狀態(tài)信號(hào)來去激活所述第一節(jié)點(diǎn)。

此外，根據(jù)本發(fā)明的另一方面，提供了一種移位寄存器，包括級(jí)聯(lián)連接的多個(gè)移位電路，其中所述多個(gè)移位電路中的每一個(gè)包括上述移位電路。

此外，根據(jù)本發(fā)明的另一方面，提供了一種包括發(fā)光裝置的顯示裝置，所述顯示裝置包括：以矩陣形式設(shè)置的多個(gè)像素電路；以及上述移位寄存器，并且包括行選擇驅(qū)動(dòng)器，其被配置為通過將移位寄存器中包括的每個(gè)移位電路的輸出信號(hào)作為用于選擇顯示裝置的行的行選擇信號(hào)來選擇行單元中的多個(gè)像素電路。

有益效果

根據(jù)具有上述配置的本發(fā)明的移位電路，可以防止當(dāng)移位電路由具有低于0V的閾值電壓的晶體管形成時(shí)，輸出端子的輸出根據(jù)復(fù)位狀態(tài)中的時(shí)鐘信號(hào)的導(dǎo)通和截止而異常增大的問題，并且在移位電路的輸出時(shí)可以確定地分開基準(zhǔn)電壓端子和輸出端子，使得時(shí)鐘信號(hào)可以精確地輸出至輸出端子，從而確保移位寄存器的操作的穩(wěn)定性。特別地，當(dāng)使用具有低于0V的閾值電壓的氧化物薄膜晶體管形成移位電路時(shí)，可以確保操作的穩(wěn)定性。

附圖說明

圖1是示出常規(guī)的移位寄存器的移位電路的配置的電路圖。

圖2是示出根據(jù)本發(fā)明的優(yōu)選實(shí)施例的顯示裝置的配置的圖。

圖3是示出圖2的柵極驅(qū)動(dòng)器的移位寄存器的配置的圖。

圖4是示出本發(fā)明的實(shí)施例1的移位電路的配置的圖。

圖5是示出圖4的移位電路的操作的時(shí)序圖。

圖6是示出本發(fā)明的實(shí)施例2的移位電路的配置的圖。

圖7是示出圖6的移位電路的操作的時(shí)序圖。

圖8是示出本發(fā)明的實(shí)施例3的移位電路的配置的圖。

圖9是示出圖8的移位電路的操作的時(shí)序圖。

圖10是示出本發(fā)明的實(shí)施例4的移位電路的配置的圖。

圖11是示出圖10的移位電路的操作的時(shí)序圖。

具體實(shí)施方式

以下將參照附圖詳細(xì)描述本發(fā)明的優(yōu)選實(shí)施例。

實(shí)施例1

以下，作為示例，將根據(jù)實(shí)施例1的顯示裝置描述為具有多個(gè)像素的顯示裝置，其中每個(gè)像素包括作為發(fā)光裝置的有機(jī)電致發(fā)光裝置(以下稱為“有機(jī)EL裝置”)。

圖2示出根據(jù)本發(fā)明的實(shí)施例1的顯示裝置的配置。

如圖2A所示，根據(jù)本發(fā)明的實(shí)施例1的顯示裝置1包括n行m列的多個(gè)像素電路Px(i，j)(i＝1至m，j＝1至n，m和n分別為自然數(shù))、柵極驅(qū)動(dòng)器(行選擇驅(qū)動(dòng)器)12、陽極驅(qū)動(dòng)器13、數(shù)據(jù)驅(qū)動(dòng)器14以及控制器15。

像素電路Px(i，j)對(duì)應(yīng)于圖像的每個(gè)像素，以矩陣形式布置，并且包括有機(jī)EL裝置101，兩個(gè)晶體管T1和T2以及電容器C，如圖2B所示。

電容器C是布置在晶體管T2的柵極和源極之間的電容器。

有機(jī)EL裝置101是具有如下結(jié)構(gòu)的顯示裝置：在所述結(jié)構(gòu)中，像素電極(陽極電極)、包括單個(gè)或多個(gè)載流子傳輸層(carrier transport layer)的有機(jī)EL層以及對(duì)電極依次堆疊，并且向?qū)﹄姌O(陰極電極)施加陰極電位Vcath。

晶體管T1和T2是由n溝道場(chǎng)效應(yīng)晶體管(FET)形成的TFT，并且分別具有漏極、源極和柵極，其中半導(dǎo)體層布置在漏極和源極之間，使得當(dāng)在漏極和源極之間施加預(yù)定偏置電壓并且將大于閾值電壓的電壓施加至柵極時(shí)，在半導(dǎo)體層中形成溝道，以通過溝道在漏極和源極之間形成電流路徑。

晶體管T1是用于將指示圖像數(shù)據(jù)Data的灰度的圖像信號(hào)Vdata施加至電容器C的一個(gè)端子的晶體管。每個(gè)像素電路Px(i，j)的晶體管T1的源極連接至晶體管T2的柵極和電容器C的一個(gè)端子。

像素電路Px(i，1)，...和Px(i，n)中的每一個(gè)的晶體管T1的漏極連接至第i條數(shù)據(jù)線(date line)Ldi，并且像素電路Px(1，j)，...和Px(m，j)中的每一個(gè)的晶體管T1的柵極連接至第j條柵極線Lgj。

此外，當(dāng)高電平信號(hào)依次地輸出至柵極線Lg1，...和Lgn中的每一條時(shí)，像素電路Px(1，j)，...和Px(m，j)中的每個(gè)晶體管T1導(dǎo)通，使得輸入至數(shù)據(jù)線Ld1，...和Ldm中的每一條的圖像信號(hào)Vdata被輸出至晶體管T2的柵極和電容器C的一個(gè)端子。

晶體管T2是控制具有基于圖像數(shù)據(jù)Vdata的量的電流并將所述電流供應(yīng)至有機(jī)EL裝置101的晶體管，晶體管T2的柵極連接至晶體管T1的源極和電容器C的一個(gè)端子，晶體管T2的漏極連接至陽極線Laj，并且晶體管T2的源極連接至電容器C的另一端子和有機(jī)EL裝置101的陽極。

柵極驅(qū)動(dòng)器12是用于以行為單位選擇像素電路Px(i，j)的驅(qū)動(dòng)器，并且如圖3所示，來自控制器15的基準(zhǔn)電壓Vss被施加至柵極驅(qū)動(dòng)器12。此外，將起始信號(hào)St，結(jié)束信號(hào)End和時(shí)鐘信號(hào)CLK1和CLK2供應(yīng)至柵極驅(qū)動(dòng)器12。

柵極驅(qū)動(dòng)器12通過被供應(yīng)有起始信號(hào)St而開始操作，根據(jù)時(shí)鐘信號(hào)CLK1和CLK2依次將輸出信號(hào)OUT(1)至OUT(n)輸出至柵極線Lg1至Lgn，并通過應(yīng)用結(jié)束信號(hào)End而結(jié)束操作。

由此，柵極驅(qū)動(dòng)器12以行為單位選擇像素電路Px(1,1)至Px(m，1)，...和Px(1，n)至Px(m，n)。

柵極驅(qū)動(dòng)器12具有如圖3所示的移位寄存器，其中移位寄存器包括形成為多級(jí)(級(jí)的數(shù)量與柵極線的數(shù)量相同)的移位電路BC₁至BC_n，并且移位電路BC₁至BC_n中的每個(gè)形成為在每個(gè)時(shí)序(timing)變?yōu)閮蓚€(gè)狀態(tài)(第一狀態(tài)和第二狀態(tài))中的任何一個(gè)狀態(tài)的雙穩(wěn)電路，并且輸出指示相應(yīng)狀態(tài)的信號(hào)作為掃描信號(hào)。

此外，移位電路BC₁至BC_n中的每個(gè)包括用于輸入置位信號(hào)(包括起始信號(hào)St)的置位信號(hào)輸入端子SET，用于輸入時(shí)鐘信號(hào)CLK1或CLK2的時(shí)鐘輸入端子CLK，用于輸入復(fù)位信號(hào)的復(fù)位輸入端子RST，用于輸入低電平基準(zhǔn)電壓的基準(zhǔn)電壓輸入端子Vss，以及用于輸出掃描信號(hào)作為移位電路的輸出信號(hào)的輸出端子OUT。

從移位寄存器的每一級(jí)(移位電路BC₁至BC_n)輸出的掃描信號(hào)OUT作為置位信號(hào)SET施加至下一級(jí)，并且作為復(fù)位信號(hào)RST施加至前一級(jí)。此外，移位寄存器的操作由來自控制器15的起始信號(hào)St開始，并且以結(jié)束信號(hào)End結(jié)束。

接下來，將參考圖4詳細(xì)描述根據(jù)實(shí)施例1的移位電路BC_k的配置。

圖4是示出根據(jù)本發(fā)明的優(yōu)選實(shí)施例1的移位電路的配置的圖，在圖4以及以下的說明中，以多個(gè)移位電路BC₁至BC_n的特定的移位電路BC_k為例進(jìn)行了說明，但移位電路BC_k以外的移位電路與移位電路BC_k相同。

如圖4所示，移位電路BC_k包括五個(gè)晶體管T₁₁至T₁₅、一個(gè)電容器C_Q、四個(gè)輸入端子和一個(gè)輸出端子。

移位電路BC_k中包括的晶體管T₁₁至T₁₅的每個(gè)包括由氧化物TFT形成的n溝道FET。

晶體管T₁₁至T₁₅分別具有柵極(第一電極)、漏極(第二電極)和源極(第三電極)，其中半導(dǎo)體層布置在漏極和源極之間，并且當(dāng)在漏極和源極之間施加預(yù)定的偏置電壓并且將大于閾值電壓的電壓施加至柵極時(shí)，在半導(dǎo)體層中形成溝道以通過溝道在漏極和源極之間形成電流路徑。

置位信號(hào)輸入端子SET是輸入置位信號(hào)SET[k]的端子。此外，輸出端子OUT是用于輸出連接至對(duì)應(yīng)的柵極線Lgk的移位電路BC_k的輸出信號(hào)OUT[k]的端子。每個(gè)移位電路BC_k的輸出端子OUT連接至下一級(jí)的移位電路BC_k+1的輸出端子OUT，前一級(jí)的移位電路BC_k的輸出信號(hào)OUT[k]成為下一級(jí)的移位電路BC_k+1的置位信號(hào)SET[k]。

復(fù)位端子RST是復(fù)位信號(hào)RST[k]被施加至的端子，各移位電路的復(fù)位端子RST連接至下一級(jí)的移位電路BC_k+1的輸出端子OUT，使得下一級(jí)中的移位電路BC_k+1的輸出信號(hào)OUT[k+1]被施加為相應(yīng)級(jí)中的移位電路BC_k的復(fù)位信號(hào)RST[k]。

這樣，特定級(jí)中的移位電路BC_k的輸出信號(hào)OUT[k]被供應(yīng)為激活與相應(yīng)的移位電路BC_k相對(duì)應(yīng)的柵極線Lgk的掃描信號(hào)，并且被供應(yīng)為前一級(jí)的移位電路BC_k-1的復(fù)位信號(hào)RST[k-1]以及作為下一級(jí)的移位電路BC_k+1的置位信號(hào)SET[k]來供應(yīng)。

時(shí)鐘輸入端子CLK是時(shí)鐘信號(hào)CLK1或CLK2被輸入至的端子，奇數(shù)級(jí)的移位電路的時(shí)鐘輸入端子CLK被供應(yīng)來自控制器15的點(diǎn)擊信號(hào)CLK1，并且偶數(shù)級(jí)的移位電路的時(shí)鐘輸入端子CLK被供應(yīng)來自控制器15的時(shí)鐘信號(hào)CLK2。

基準(zhǔn)電壓端子Vss是作為基準(zhǔn)電壓的低電平電壓被施加至的端子。優(yōu)選地，考慮到在實(shí)施例1的每個(gè)移位電路中包括的晶體管T₁₁至T₁₅的每個(gè)是由氧化物晶體管形成的情況中的氧化物晶體管的閾值電壓，作為基準(zhǔn)電壓的低電平電壓是低于氧化物晶體管的閾值電壓的電壓。

置位晶體管T₁₁的源極端子、復(fù)位晶體管T₁₄的漏極端子、第一開關(guān)晶體管T₁₂和輸出控制晶體管T₁₃的柵極端子彼此連接，并且以下，將它們彼此連接的連接點(diǎn)稱為節(jié)點(diǎn)Q。此外，電容器C_Q的一端連接至節(jié)點(diǎn)Q。

置位晶體管T₁₁的柵極端子和漏極端子連接(即，二極管連接)至置位信號(hào)輸入端子SET，并且置位晶體管T₁₁的源極端子與節(jié)點(diǎn)Q連接。

第一開關(guān)晶體管T₁₂的柵極端子連接至節(jié)點(diǎn)Q，第一開關(guān)晶體管T₁₂的源極端子連接至基準(zhǔn)電壓端子Vss，并且第一開關(guān)晶體管T₁₂的漏極端子連接至?xí)r鐘輸入端子CLK，并且還連接至下拉晶體管T₁₅的柵極端子。

輸出控制晶體管T₁₃的柵極端子連接至節(jié)點(diǎn)Q，輸出控制晶體管T₁₃的漏極端子連接至?xí)r鐘輸入端子CLK，并且還連接至第一開關(guān)晶體管T₁₂的漏極端子和下拉晶體管T₁₅的柵極端子，并且輸出控制晶體管T₁₃的源極端子連接至輸出端子OUT，并且還連接至電容器C_Q的另一端和下拉晶體管T₁₅的漏極端子。

復(fù)位晶體管T₁₄的柵極端子連接至復(fù)位輸入端子RST，復(fù)位晶體管T₁₄的漏極端子連接至節(jié)點(diǎn)Q，并且復(fù)位晶體管T₁₄的源極端子連接至基準(zhǔn)電壓端子Vss，并且連接至第一開關(guān)晶體管T₁₂的源極端子和下拉晶體管T₁₅的源極端子。

接下來，參照?qǐng)D4和圖5，將描述移位電路BC_k的操作。圖5是示出圖4的移位電路的操作的時(shí)序圖。

首先，在圖5的時(shí)段t₀中，節(jié)點(diǎn)Q的電位和輸出端子OUT的輸出信號(hào) OUT[k]為低電平電位。此外，由于下拉晶體管T₁₅通過施加至?xí)r鐘輸入端子CLK的高電平時(shí)鐘信號(hào)CLK1而導(dǎo)通，并且來自基準(zhǔn)電壓端子Vss的低電平電位通過下拉晶體管T₁₅施加至輸出端子OUT，所以輸出信號(hào)OUT[k]可靠地保持在低電平。換句話說，在使用閾值電壓Vth等于或低于0V的氧化物TFT作為輸出控制晶體管T₁₃的情況下，即使當(dāng)輸出控制晶體管T₁₃沒有完全截止時(shí)，下拉晶體管T₁₅也導(dǎo)通，從而可以防止時(shí)鐘信號(hào)CLK輸出至輸出端子OUT。

接下來，在時(shí)段t₁中，將置位信號(hào)SET[k]施加至置位信號(hào)輸入端子SET，并且二極管連接的置位晶體管T₁₁導(dǎo)通以對(duì)電容器C_Q充電，從而節(jié)點(diǎn)Q的電位從低電平變?yōu)楦唠娖?，使得第一開關(guān)晶體管T₁₂和輸出控制晶體管T₁₃導(dǎo)通，并且下拉晶體管T₁₅截止。然而，在時(shí)段t₁中，由于施加至?xí)r鐘輸入端子CLK的時(shí)鐘信號(hào)CLK1處于低電平狀態(tài)，所以輸出信號(hào)OUT[k]不輸出至輸出端子OUT。

接下來，在時(shí)段t₂中，施加至置位信號(hào)輸入端子SET的置位信號(hào)SET[k]變?yōu)榈碗娖?，施加至?xí)r鐘輸入端子CLK的時(shí)鐘信號(hào)CLK1增大至高電平。在這種情況下，由于輸出控制晶體管T₁₃處于導(dǎo)通狀態(tài)，所以輸出端子OUT的電位也增大，并且節(jié)點(diǎn)Q的電位也通過電容器C_Q增大(即，節(jié)點(diǎn)Q被自舉)。因此，輸出控制晶體管T₁₃的柵極端子施加有通過在時(shí)段t₁中將時(shí)鐘信號(hào)CLK1的電位加至在電容器C_Q中充電的置位信號(hào)SET[k]的電位獲得的電位。因此，輸出控制晶體管T₁₃允許時(shí)鐘信號(hào)CLK1通過輸出端子OUT無損耗地輸出為輸出信號(hào)OUT[k](掃描信號(hào))，使得選擇連接至移位電路BC_k的輸出端子OUT的柵極線Lgk。

在這種情況下，第一開關(guān)晶體管T₁₂持續(xù)保持在導(dǎo)通狀態(tài)，并且因此下拉晶體管T₁₅也持續(xù)保持在截止?fàn)顟B(tài)。

接下來，在時(shí)段t₃中，當(dāng)高電平復(fù)位信號(hào)RST[k]被輸入至復(fù)位輸入端子RST時(shí)，復(fù)位晶體管T₁₄導(dǎo)通，并且因此節(jié)點(diǎn)Q的電位變?yōu)榈碗娖?，使得第一開關(guān)晶體管T₁₂和輸出控制晶體管T₁₃截止，并且時(shí)鐘信號(hào)CLK1不施加至?xí)r鐘輸入端子CLK，因此，輸出信號(hào)OUT[k]不輸出至輸出端子OUT。

類似于上述操作，移位電路BC_k使用從前一級(jí)的移位電路BC_k-1輸出的輸出信號(hào)OUT[k-1]作為輸入信號(hào)(置位信號(hào)SET[k])，以使輸入信號(hào)分別與時(shí)鐘信號(hào)CLK1和CLK2同步地移位。此外，移位電路BC_k輸出移位的信號(hào)作為輸出信號(hào)OUT[k]。

將參照?qǐng)D2和圖3簡單地描述具有包括根據(jù)實(shí)施例1的移位電路BC_k的柵極驅(qū)動(dòng)器12的顯示裝置1的操作。

柵極驅(qū)動(dòng)器12將移位電路BC₁的高電平輸出信號(hào)OUT[1]輸出至柵極線Lg1，并且像素電路Px(1,1)至Px(m，1)的每個(gè)晶體管T1由高電平輸出信號(hào)OUT[1]導(dǎo)通。

此外，數(shù)據(jù)驅(qū)動(dòng)器14在該時(shí)段期間通過數(shù)據(jù)線Ld1至Ldm將圖像信號(hào)Vdata供應(yīng)至由柵極驅(qū)動(dòng)器12選擇的像素電路Px(1,1)至Px(m，1)，并且通過每個(gè)晶體管T1將圖像信號(hào)Vdata寫入像素電路Px(1,1)至Px(m，1)的每個(gè)電容器C₁。

柵極驅(qū)動(dòng)器12以相同的方式依次將移位電路BC₂，BC₃，...和BC_n的高電平輸出信號(hào)OUT[2]，OUT[3]、…和OUT[n]輸出至柵極線Lg2，Lg3，…和Lgn。

當(dāng)輸出信號(hào)OUT[2]，OUT[3]，...和OUT[n]依次輸出至柵極線Lg2，Lg3，...和Lgn時(shí)，選擇像素電路Px(1,2)至Px(m，2)，Px(1,3)至Px(m，3)，...和Px(1，n)至Px(m，n)，并且數(shù)據(jù)驅(qū)動(dòng)器14通過所供應(yīng)的像素?cái)?shù)據(jù)將圖像數(shù)據(jù)Vdata施加至數(shù)據(jù)線Ld1至Ldm，以將圖像數(shù)據(jù)Vdata分別寫入至所選擇的像素電路Px(1,2)至Px(m，2)，Px(1,3)至Px(m，3)，...和Px1，n)至Px(m，n)。

當(dāng)如上所述完成寫入時(shí)，控制器15控制發(fā)光操作。

陽極驅(qū)動(dòng)器13陽極線La(1)至La(n)將高電平信號(hào)Vsource(1)至Vsource(n)輸出至陽極線La(1)至La(n)。因此，像素電路Px(i，j)的晶體管T2使用由每個(gè)電容器C₁保持的電壓作為柵極電壓，以將與柵極電壓Vgs對(duì)應(yīng)的電流供應(yīng)至有機(jī)EL裝置101，并且有機(jī)EL裝置101以與電流的值對(duì)應(yīng)的亮度發(fā)光。

如上所述，置位信號(hào)SET[k]用作使節(jié)點(diǎn)Q的電位從低電平升高至高電平的信號(hào)，使得產(chǎn)生高電平輸出信號(hào)OUT[k]，以允許選擇與移位電路BC_k相對(duì)應(yīng)的柵極線Lgk，并且復(fù)位信號(hào)RST[k]用作使高電平電位反轉(zhuǎn)為低電平電位的信號(hào)。另外，在節(jié)點(diǎn)Q的電位處于高電平的時(shí)段期間，時(shí)鐘信號(hào)CLK1變?yōu)楦唠娖?，使得移位電路BC_k輸出有源輸出信號(hào)OUT[k]，以允許選擇相應(yīng)的柵極線Lgk。

此外，在本實(shí)施例中，除了時(shí)鐘信號(hào)CLK作為輸出信號(hào)OUT[k]輸出的時(shí)段之外，輸出端子OUT維持為由下拉晶體管T₁₅施加至基準(zhǔn)電壓端子Vss的基準(zhǔn)電壓，并且基準(zhǔn)電壓和TFT的閾值電壓具有基準(zhǔn)電壓>TFT的閾值電壓Vth的關(guān)系。因此，即使當(dāng)移位寄存器中包括的每個(gè)TFT的閾值電壓Vth低于0V時(shí)，不完全執(zhí)行TFT的截止操作，從而防止除正常輸出信號(hào)OUT[k]之外的電壓被輸出至輸出端子OUT。

2.實(shí)施例2

將描述本發(fā)明的實(shí)施例2。圖6是示出本發(fā)明的實(shí)施例2的移位電路的配置的圖。

如圖6所示，根據(jù)實(shí)施例2的移位電路BC_k具有六個(gè)晶體管T₂₁至T₂₆、一個(gè)電容器C_Q、四個(gè)輸入端子和一個(gè)輸出端子。

在本實(shí)施例中，5個(gè)晶體管T₂₁至T₂₅與實(shí)施例1的5個(gè)晶體管T₁₁至T₁₅大致相同，電容器C_Q與實(shí)施例1的電容器C_Q相同，并且四個(gè)輸入端子和一個(gè)輸出端子也分別與實(shí)施例1的四個(gè)輸入端子和一個(gè)輸出端子相同。

實(shí)施例1和實(shí)施例2的不同之處在于，在實(shí)施例2中，在實(shí)施例1的移位電路BC_k中的時(shí)鐘輸入端子CLK和下拉晶體管T₁₅的柵極端子之間增加具有二極管連接結(jié)構(gòu)的反相晶體管T₂₆，反相晶體管T₂₆的柵極端子和漏極端子連接至?xí)r鐘輸入端子CLK，并且反相晶體管T₂₆的源極端子連接至下拉晶體管T₂₅的柵極端子。通過該差異，作為下拉晶體管T₂₅的柵極端子的節(jié)點(diǎn)QB的電位與節(jié)點(diǎn)Q的電位具有反比關(guān)系。其他配置與實(shí)施例1相同，因此省略其詳細(xì)說明。

接下來，將參照?qǐng)D6和圖7詳細(xì)描述根據(jù)實(shí)施例2的移位電路BC_k的操作。圖7是示出圖6的移位電路的操作的時(shí)序圖。

首先，在圖7的時(shí)段t₀中，由于施加至置位信號(hào)輸入端子SET的置位信號(hào)SET[k]和施加至復(fù)位輸入端子RST的復(fù)位信號(hào)RST[k]保持在低電平，并且高電平時(shí)鐘信號(hào)CLK1施加至?xí)r鐘輸入端子CLK，所以節(jié)點(diǎn)QB的電位通過經(jīng)過二極管連接結(jié)構(gòu)的反相晶體管T₂₆的時(shí)鐘信號(hào)CLK1變?yōu)楦唠娖?，使得下拉晶體管T₂₅導(dǎo)通，節(jié)點(diǎn)Q處于低電平狀態(tài)。因此，輸出端子OUT通過施加至基準(zhǔn)電壓端子Vss的參考電位的電壓而變?yōu)榈碗娖綘顟B(tài)，即，沒有信號(hào)輸出的狀態(tài)。

接下來，在圖7的時(shí)段t₁中，將置位信號(hào)SET[k]施加至置位信號(hào)輸入端子SET，并且二極管連接的置位晶體管T₂₁導(dǎo)通以對(duì)電容器C_Q充電，從而節(jié)點(diǎn)Q的電位從低電平變?yōu)楦唠娖?，使得第一開關(guān)晶體管T₂₂和輸出控制晶體管T₂₃導(dǎo)通。然而，在時(shí)段t₁中，由于施加至?xí)r鐘輸入端子CLK的時(shí)鐘信號(hào)CLK1處于低電平狀態(tài)，所以輸出信號(hào)OUT[k]保持在低電平。

此外，在時(shí)段t₁中，由于施加至?xí)r鐘輸入端子CLK的時(shí)鐘信號(hào)CLK1處于低電平，所以節(jié)點(diǎn)QB的電位變?yōu)榈碗娖健?/p>

接下來，在圖7的時(shí)段t₂中，施加至?xí)r鐘輸入端子CLK的時(shí)鐘信號(hào)CLK1增大至高電平。在這種情況下，由于輸出控制晶體管T₂₃處于導(dǎo)通狀態(tài)，所以輸出端子OUT的電位也增大，并且節(jié)點(diǎn)Q的電位也通過電容器C_Q增大(即，節(jié)點(diǎn)Q被自舉)。因此，輸出控制晶體管T₂₃的柵極端子施加有通過在時(shí)段t₁中將時(shí)鐘信號(hào)CLK1的電位加至在電容器C_Q中充電的置位信號(hào)SET[k]的電位獲得的電位。因此，輸出控制晶體管T₂₃允許時(shí)鐘信號(hào)CLK1通過輸出端子OUT無損耗地輸出為輸出信號(hào)OUT[k]，使得選擇連接至移位電路BC_k的輸出端子OUT的柵極線Lgk。

在這種情況下，第一開關(guān)晶體管T₂₂持續(xù)保持在導(dǎo)通狀態(tài)，因此下拉晶體管T₂₅持續(xù)保持在截止?fàn)顟B(tài)。

接下來，在時(shí)段t₃中，當(dāng)高電平復(fù)位信號(hào)RST[k]被輸入至復(fù)位輸入端子RST時(shí)，復(fù)位晶體管T₂₄導(dǎo)通，并且因此節(jié)點(diǎn)Q的電位變?yōu)榈碗娖?，使得第一開關(guān)晶體管T₂₂和輸出控制晶體管T₂₃截止，并且輸出端子OUT的電位下降至低電平，因此，輸出信號(hào)OUT[k]的輸出停止。

如上所述，同樣在本實(shí)施例中，置位信號(hào)SET[k]用作使節(jié)點(diǎn)Q的電位從低電平升高至高電平的信號(hào)，使得產(chǎn)生高電平輸出信號(hào)OUT[k]，以允許選擇與移位電路BC_k相對(duì)應(yīng)的柵極線Lgk，并且復(fù)位信號(hào)RST[k]用作使高電平電位反轉(zhuǎn)為低電平電位的信號(hào)。另外，在節(jié)點(diǎn)Q的電位處于高電平的時(shí)段期間，時(shí)鐘信號(hào)CLK1變?yōu)楦唠娖?，使得移位電路BC_k輸出有源輸出信號(hào)OUT[k]，以允許選擇相應(yīng)的柵極線Lgk。

此外，在本實(shí)施例中，節(jié)點(diǎn)QB在節(jié)點(diǎn)Q的電位處于高電平的時(shí)段期間保持在低電平，并且特別地，當(dāng)時(shí)鐘信號(hào)CLK1施加至?xí)r鐘輸入端子CLK時(shí)，節(jié)點(diǎn)QB通過具有二極管連接結(jié)構(gòu)的反相晶體管T₂₆可靠地保持在高電平，使得除時(shí)鐘信號(hào)CLK作為輸出信號(hào)OUT[k]被輸出的時(shí)段之外，輸出端子OUT維持為由下拉晶體管T₂₅施加至基準(zhǔn)電壓端子Vss的基準(zhǔn)電壓，并且基準(zhǔn)電壓和TFT的閾值電壓具有基準(zhǔn)電壓>TFT的閾值電壓Vth的關(guān)系。因此，即使當(dāng)移位寄存器中包括的每個(gè)TFT的閾值電壓Vth低于0V時(shí)，不完全執(zhí)行TFT的截止操作，從而防止除正常輸出信號(hào)OUT[k]之外的電壓被輸出至輸出端子OUT。

由于包括根據(jù)本發(fā)明的實(shí)施例2的移位電路BC_k的顯示裝置1的操作與實(shí)施例1的操作相同，因此不再詳細(xì)描述。

3.實(shí)施例3

將描述本發(fā)明的實(shí)施例3。圖8是示出本發(fā)明的優(yōu)選實(shí)施例3的移位電路的配置的圖。

如圖8所示，根據(jù)實(shí)施例3的移位電路BC_k包括七個(gè)晶體管T₃₁至T₃₇、一個(gè)電容器C_Q、四個(gè)輸入端子和一個(gè)輸出端子。

在本實(shí)施例中，5個(gè)晶體管T₃₁至T₃₅與實(shí)施例2的5個(gè)晶體管T₂₁至T₂₅大致相同，電容器C_Q與實(shí)施例1的電容器C_Q相同，并且四個(gè)輸入端子和一個(gè)輸出端子也分別與實(shí)施例1的四個(gè)輸入端子和一個(gè)輸出端子相同。

然而，在實(shí)施例2和實(shí)施例3之間存在如下差異。首先，實(shí)施例3的第二開關(guān)晶體管T₃₆具有與實(shí)施例2的反相晶體管T₂₆相同的連接結(jié)構(gòu)，但是在該晶體管不用于使實(shí)施例2的節(jié)點(diǎn)QB的電位反轉(zhuǎn)的方面具有不同的功能，而是用于使節(jié)點(diǎn)R的電位改變?yōu)榈碗娖剑鐖D9所示。第二，在實(shí)施例3中，在作為實(shí)施例2的移位電路BC_k中的下拉晶體管T₂₅的柵極端子的節(jié)點(diǎn)R和基準(zhǔn)電壓端子Vss之間添加第三開關(guān)晶體管T₃₇，并且在下一級(jí)中第三開關(guān)晶體管T₃₇的柵極端子施加有移位電路BC_k+1的時(shí)鐘信號(hào)CLK2，從而減小施加至下拉晶體管T₃₅的壓力。其他配置與實(shí)施例2相同，因此省略其詳細(xì)說明。

接下來，將參照?qǐng)D8和圖9詳細(xì)描述根據(jù)實(shí)施例3的移位電路BC_k的操作。圖9是示出圖8的移位電路的操作的時(shí)序圖。

首先，在圖9的時(shí)段t₀中，由于施加至置位信號(hào)輸入端子SET的置位信號(hào)SET[k]和施加至復(fù)位輸入端子RST的復(fù)位信號(hào)RST[k]保持在低電平，并且高電平時(shí)鐘信號(hào)CLK1被施加至?xí)r鐘輸入端子CLK，通過經(jīng)過具有二極管連接結(jié)構(gòu)的第二開關(guān)晶體管T₃₆施加的時(shí)鐘信號(hào)CLK1，節(jié)點(diǎn)R的電位變?yōu)楦唠娖?，使得下拉晶體管T₃₅導(dǎo)通，并且節(jié)點(diǎn)Q處于低電平狀態(tài)。因此，輸出端子OUT通過施加至基準(zhǔn)電壓端子Vss的參考電位的電壓而變?yōu)榈碗娖綘顟B(tài)，即，不輸出輸出信號(hào)OUT[k]的狀態(tài)。

接下來，在圖9的時(shí)段t₁中，將置位信號(hào)SET[k]施加至置位信號(hào)輸入端子SET，并且二極管連接的置位晶體管T₃₁導(dǎo)通以對(duì)電容器C_Q充電，從而節(jié)點(diǎn)Q的電位從低電平變?yōu)楦唠娖剑沟玫谝婚_關(guān)晶體管T₃₂導(dǎo)通，并且第三開關(guān)晶體管T₃₇通過施加至第三開關(guān)晶體管T₃₇的柵極端子的高電平時(shí)鐘信號(hào)CLK2導(dǎo)通。因此，節(jié)點(diǎn)R變?yōu)榈碗娖綘顟B(tài)，并且因此下拉晶體管T₃₅截止。

接下來，在圖9的時(shí)段t₂中，施加至?xí)r鐘輸入端子CLK的時(shí)鐘信號(hào)CLK1增大至高電平，并且節(jié)點(diǎn)Q的電位也通過電容器C_Q增大(即，節(jié)點(diǎn)Q被自舉)。因此，輸出控制晶體管T₃₃的柵極端子施加有通過在時(shí)段t₁中將時(shí)鐘信號(hào)CLK1的電位加至在電容器C_Q中充電的置位信號(hào)SET[k]的電位獲得的電位。因此，輸出控制晶體管T₃₃允許時(shí)鐘信號(hào)CLK1通過輸出端子OUT無損耗地輸出為輸出信號(hào)OUT[k]，使得選擇連接至移位電路BC_k的輸出端子OUT的柵極線Lgk。

在這種情況下，第一開關(guān)晶體管T₃₂持續(xù)保持在導(dǎo)通狀態(tài)，節(jié)點(diǎn)R的電位也持續(xù)保持在低電平，因此下拉晶體管T₃₅也持續(xù)保持在截止?fàn)顟B(tài)。

接下來，在時(shí)段t₃中，當(dāng)高電平復(fù)位信號(hào)RST[k]被輸入至復(fù)位輸入端子RST時(shí)，復(fù)位晶體管T₃₄導(dǎo)通，并且因此節(jié)點(diǎn)Q的電位變?yōu)榈碗娖?，使得輸出控制晶體管T₃₃截止，并且輸出端子OUT的電位下降至低電平，因此，輸出信號(hào)OUT[k]的輸出停止。

在這種情況下，由于節(jié)點(diǎn)Q的電位變?yōu)榈碗娖?，所以第一開關(guān)晶體管T₃₂也截止，但是下一級(jí)的移位電路BC_k+1的時(shí)鐘信號(hào)CLK2被施加至第三開關(guān)晶體管T₃₇的柵極端子，使得通過經(jīng)過第三開關(guān)晶體管T₃₇施加的參考電位的電壓使下拉晶體管T₃₅保持在截止?fàn)顟B(tài)。

如上所述，同樣在本實(shí)施例中，置位信號(hào)SET[k]用作使節(jié)點(diǎn)Q的電位從低電平升高至高電平的信號(hào)，使得產(chǎn)生高電平輸出信號(hào)OUT[k]，以允許選擇與移位電路BC_k相對(duì)應(yīng)的柵極線Lgk，并且復(fù)位信號(hào)RST[k]用作使高電平電位反轉(zhuǎn)為低電平電位的信號(hào)。另外，在節(jié)點(diǎn)Q的電位處于高電平的時(shí)段期間，時(shí)鐘信號(hào)CLK1變?yōu)楦唠娖?，使得移位電路BC_k輸出有源輸出信號(hào)OUT[k]，以允許選擇相應(yīng)的柵極線Lgk。

此外，根據(jù)本實(shí)施例，在除了時(shí)段t₀之外的時(shí)段中，下拉晶體管T₃₅通過第三開關(guān)晶體管T₃₇截止，使得可以解決由于下拉晶體管T₁₅和T₂₅在除了作為將輸出信號(hào)OUT[k]輸出至輸出端子OUT的時(shí)段的時(shí)段t₂之外的時(shí)段中保持在激活狀態(tài)(導(dǎo)通狀態(tài))而在下拉晶體管T₁₅和T₂₅上施加過大壓力的問題，從而提高移位寄存器的穩(wěn)定性。

包括根據(jù)本發(fā)明的實(shí)施例3的移位電路BC_k的顯示裝置1的操作與實(shí)施例1的操作相同。

4.實(shí)施例4

接著，參照?qǐng)D10，對(duì)根據(jù)實(shí)施例4的移位電路BC_k的配置進(jìn)行詳細(xì)說明。圖10是示出根據(jù)本發(fā)明的優(yōu)選實(shí)施例4的移位電路的配置的圖。

如圖10所示，每個(gè)移位電路BC_k包括輸入端子SET、輸出端子OUT、復(fù)位端子RST、基準(zhǔn)電壓端子Vss以及包括第一時(shí)鐘端子CLK1和第二時(shí)鐘端子CLK2的兩個(gè)時(shí)鐘端子CLK1和CLK2。

輸入端子SET是輸入信號(hào)SET[k]被供應(yīng)至的端子，并且起始信號(hào)St作為輸入信號(hào)SET[1]從控制器15被供應(yīng)至與圖3中的第一移位電路對(duì)應(yīng)的移位電路BC₁的輸入端子SET。

輸出端子OUT是用于輸出輸出信號(hào)OUT[k]的端子，并且連接至顯示裝置1的各條柵極線Lgk，以將移位電路BC_k的輸出信號(hào)輸出至對(duì)應(yīng)的像素電路的開關(guān)晶體管T₄₁。此外，來自第二移位電路的各個(gè)移位電路BC₂至BC_n的輸入端子分別連接至前一級(jí)的移位電路的輸出端子OUT。

復(fù)位端子RST是復(fù)位信號(hào)RST[k]被供應(yīng)至的端子，并且來自第二移位電路的各個(gè)移位電路的復(fù)位端子RST分別連接至下一級(jí)中的移位電路的輸出端子OUT，并且下一級(jí)中的移位電路的輸出信號(hào)作為前一級(jí)中的移位電路的復(fù)位信號(hào)來施加。此外，在最后一級(jí)的移位電路BC_n中，通過從控制器15施加的結(jié)束信號(hào)End或起始信號(hào)St，結(jié)束移位寄存器的操作，即柵極驅(qū)動(dòng)器12的操作。

兩個(gè)時(shí)鐘信號(hào)分別輸入至的兩個(gè)時(shí)鐘端子CLK1和CLK2中的第一時(shí)鐘端子CLK1是第一時(shí)鐘信號(hào)CLK1從控制器15施加至的端子，第二時(shí)鐘端子CLK2是施加第二時(shí)鐘信號(hào)CLK2施加至的端子。

基準(zhǔn)電壓端子Vss是作為基準(zhǔn)電壓的低電平電壓施加至的端子。優(yōu)選地，考慮至在本實(shí)施例的每個(gè)移位電路中包括的每個(gè)晶體管TR41至TR48由氧化物晶體管形成的情況中的氧化物晶體管的閾值電壓，作為基準(zhǔn)電壓的低電平電壓是低于氧化物晶體管的閾值電壓的電壓。

移位電路BC_k包括八個(gè)晶體管TR41至TR48和一個(gè)電容器C，并且晶體管TR41至TR48中的每一個(gè)是由氧化物TFT形成的n溝道FET。

八個(gè)晶體管TR41至TR48分別具有漏極、源極和柵極，其中半導(dǎo)體層布置在漏極和源極之間，并且當(dāng)在漏極和源極之間施加預(yù)定的偏置電壓并且將大于閾值電壓的電壓施加至柵極時(shí)，在半導(dǎo)體層中形成溝道以通過溝道在漏極和源極之間形成電流路徑。

第一輸入晶體管TR41根據(jù)施加至輸入端子SET的輸入信號(hào)SET[k]的信號(hào)電平來確定節(jié)點(diǎn)Q的電位，第一輸入晶體管TR41的柵極和漏極連接至輸入端子SET，并且第一輸入晶體管TR41的源極連接至節(jié)點(diǎn)Q并連接至第二輸入晶體管TR43的漏極。

第二輸入晶體管TR43是用于通過供應(yīng)至復(fù)位端子RST的高電平信號(hào)來復(fù)位移位電路BC_k的晶體管，其中第二輸入晶體管TR43的柵極連接至復(fù)位端子RST，第二輸入晶體管TR43的漏極連接至節(jié)點(diǎn)Q和第一輸入晶體管TR41的源極，并且第二輸入晶體管TR43的源極與反相晶體管TR45和第三保持晶體管TR46的源極一起連接至基準(zhǔn)電壓端子Vss。

通過輸入端子SET、復(fù)位端子RST、節(jié)點(diǎn)Q、第一輸入晶體管TR41和第二輸入晶體管TR43，可以形成本發(fā)明的輸入電路。

輸出晶體管TR42根據(jù)節(jié)點(diǎn)Q的電位而導(dǎo)通或截止，并且施加至第一時(shí)鐘端子CLK1的第一時(shí)鐘信號(hào)CLK1施加至輸出晶體管TR42的漏極，使得當(dāng)輸出晶體管TR42處于導(dǎo)通狀態(tài)時(shí)，作為移位信號(hào)的輸出信號(hào)OUT[k]與時(shí)鐘信號(hào)同步地輸出至輸出端子OUT。

輸出晶體管TR42根據(jù)節(jié)點(diǎn)Q的電位而導(dǎo)通或截止，并且當(dāng)輸出晶體管TR42處于導(dǎo)通狀態(tài)時(shí)，作為移位信號(hào)的輸出信號(hào)OUT[k]與施加至第一時(shí)鐘端子CLK1的第一時(shí)鐘信號(hào)CLK1同步地輸出至輸出端子OUT。

輸出晶體管TR42的柵極連接至節(jié)點(diǎn)Q，輸出晶體管TR42的漏極連接至第一時(shí)鐘端子CLK1，并且輸出晶體管TR42的源極連接至輸出端子OUT，并且連接至第四保持晶體管TR44的源極和第三保持晶體管TR46的漏極。此外，產(chǎn)生自舉效應(yīng)的電容器C連接在輸出晶體管TR42的柵極和源極之間。

通過第一時(shí)鐘端子CLK1、輸出端子OUT和輸出晶體管TR42可以形成本發(fā)明的輸出電路。

當(dāng)?shù)谝惠斎刖w管TR41與輸出晶體管TR42一起導(dǎo)通時(shí)，反相晶體管TR45導(dǎo)通，使得反相節(jié)點(diǎn)QB的電位保持在低電平，反相晶體管TR45的柵極連接至節(jié)點(diǎn)Q，反相晶體管TR45的漏極連接至反相節(jié)點(diǎn)QB，并且反相晶體管TR45的源極連接至基準(zhǔn)電壓端子Vss。

這里，反相節(jié)點(diǎn)QB是具有與節(jié)點(diǎn)Q的電位相反的電位的端子，即當(dāng)節(jié)點(diǎn)Q的電位是高電平電位時(shí)，反相節(jié)點(diǎn)QB的電位是低電平電位，并且當(dāng)節(jié)點(diǎn)Q的電位是低電平電位時(shí)，反相節(jié)點(diǎn)QB的電位是高電平電位。下面將詳細(xì)描述其操作。

通過反相節(jié)點(diǎn)QB、基準(zhǔn)電壓端子Vss和反相晶體管TR45，可以形成本發(fā)明的反相電路。

第一保持晶體管TR47具有連接至第一時(shí)鐘端子CLK1的柵極和漏極，以及連接至第三保持晶體管TR46的柵極和反相節(jié)點(diǎn)QB的源極，并且通過施加至第一時(shí)鐘端子CLK1的第一時(shí)鐘信號(hào)CLK1而操作，以使反相節(jié)點(diǎn)QB的電位反轉(zhuǎn)為高電平。

第二保持晶體管TR48具有連接至第二時(shí)鐘端子CLK2的柵極和漏極，以及連接至第三保持晶體管TR46的柵極和反相節(jié)點(diǎn)QB的源極，并且通過施加至第二時(shí)鐘端子CLK2的第二時(shí)鐘信號(hào)CLK2而操作，以使反相節(jié)點(diǎn)QB的電位反轉(zhuǎn)為高電平。

第三保持晶體管TR46的柵極連接至反相節(jié)點(diǎn)QB，并且通過第一保持晶體管TR47和第二保持晶體管TR48連接至第一時(shí)鐘端子CLK1和第二時(shí)鐘端子CLK2，第三保持晶體管TR46的漏極連接至輸出端子OUT，并且第三保持晶體管TR46的源極與基準(zhǔn)電壓端子Vss一起連接至反相晶體管TR45的源極。

此外，當(dāng)反相節(jié)點(diǎn)QB的電位為高電平時(shí)，第三保持晶體管TR46通過施加至第一時(shí)鐘端子CLK1的第一時(shí)鐘信號(hào)CLK1導(dǎo)通，并且允許輸出端子OUT的電位下降至基準(zhǔn)電壓端子Vss的電位，并且因此即使當(dāng)輸出晶體管TR42的閾值電壓等于或低于0V時(shí)也防止電壓輸出至輸出端子OUT。

第四保持晶體管TR44的柵極連接至反相節(jié)點(diǎn)QB，以在反相節(jié)點(diǎn)QB的電位為高電平時(shí)允許輸出晶體管TR42處于二極管狀態(tài)，第四保持晶體管TR44的漏極連接至節(jié)點(diǎn)Q，并且第四保持晶體管TR44的源極連接至輸出端子OUT。此外，輸出端子OUT還連接至電容器C的另一端、輸出晶體管TR42的源極和第三保持晶體管TR46的漏極。

以下，對(duì)實(shí)施例4的移位電路BC_k的操作進(jìn)行說明。圖11是示出圖10的移位電路的操作的時(shí)序圖。

圖2所示的控制器向柵極驅(qū)動(dòng)器12供應(yīng)具有彼此相差180度的相位的第一時(shí)鐘信號(hào)CLK1和第二時(shí)鐘信號(hào)CLK2以及高電平起始信號(hào)St，并且當(dāng)?shù)谝粫r(shí)鐘信號(hào)CLK1為低電平時(shí)，高電平起始信號(hào)St作為輸入信號(hào)SET[1]被供應(yīng)至第一級(jí)中的移位電路BC₁的輸入端子SET，使得具有二極管結(jié)構(gòu)的移位電路BC₁的第一輸入晶體管TR41導(dǎo)通。供應(yīng)高電平起始信號(hào)St的時(shí)段是輸入時(shí)段t_in。

當(dāng)?shù)谝惠斎刖w管TR41導(dǎo)通時(shí)，節(jié)點(diǎn)Q的電位變?yōu)楦唠娖?，使得柵極分別連接至節(jié)點(diǎn)Q的輸出晶體管TR42和反相晶體管TR45導(dǎo)通。當(dāng)反相晶體管TR45導(dǎo)通時(shí)，反相節(jié)點(diǎn)QB的電位變?yōu)槭┘又粱鶞?zhǔn)電壓端子Vss的電位，即，截止電位。結(jié)果，第三保持晶體管TR46也截止。

接下來，在輸出時(shí)段t_out中，當(dāng)?shù)谝粫r(shí)鐘信號(hào)CLK1增大至高電平，并且第二時(shí)鐘信號(hào)CLK2降低至低電平時(shí)，第一時(shí)鐘信號(hào)CLK1通過處于導(dǎo)通狀態(tài)的輸出晶體管TR42經(jīng)輸出端子OUT作為輸出信號(hào)OUT[1]輸出。在這種情況下，由于第一時(shí)鐘信號(hào)CLK1的電位是高電平電位，所以節(jié)點(diǎn)Q通過連接在輸出晶體管TR42的柵極和源極之間的電容器C被自舉與第一時(shí)鐘信號(hào)CLK1一樣多，并且輸出晶體管TR42的柵極電壓增大與第一時(shí)鐘信號(hào)CLK1的電壓一樣多的電壓。因此，第一時(shí)鐘信號(hào)CLK1通過輸出晶體管TR42可靠地通過輸出端子OUT作為輸出信號(hào)OUT[1]而無損耗地輸出。

高電平輸出信號(hào)OUT[1]被輸出至柵極線Lg1，并且被供應(yīng)至下一級(jí)中的移位電路BC₂作為輸入信號(hào)SET[2]，并且移位電路BC₂使輸入信號(hào)SET[2]與第二時(shí)鐘信號(hào)CLK2同步地移位，以輸出高電平輸出信號(hào)OUT[2]。

在輸出時(shí)段t_out中，具有二極管結(jié)構(gòu)的第一保持晶體管TR47的柵極和漏極也被供應(yīng)有第一時(shí)鐘信號(hào)CLK1，但是由于反相晶體管TR45的柵極電壓通過自舉高于第一時(shí)鐘信號(hào)CLK1的電位，反相晶體管TR45被連續(xù)保持在導(dǎo)通狀態(tài)，并且反相節(jié)點(diǎn)QB的電位也連續(xù)地保持在低電平。

此外，當(dāng)節(jié)點(diǎn)Q被自舉時(shí)，反相晶體管TR45的柵極電壓進(jìn)一步增大，使得反相節(jié)點(diǎn)QB的電位也連續(xù)保持在截止?fàn)顟B(tài)。

此外，高電平輸出信號(hào)OUT[2]被供應(yīng)至移位電路BC₁的復(fù)位端子RST，作為前一級(jí)的移位電路BC₁的復(fù)位信號(hào)RST[1]。

接著，在復(fù)位時(shí)段t_RST中，當(dāng)向移位電路BC₁的復(fù)位端子RST施加復(fù)位信號(hào)RST[1]時(shí)，第二輸入晶體管TR43導(dǎo)通，使得節(jié)點(diǎn)Q的電位通過從基準(zhǔn)電壓端子Vss供應(yīng)的低電平電壓而下降至低電平，并且輸出晶體管TR42和反相晶體管TR45截止。

同時(shí)，在復(fù)位時(shí)段t_RST中，第一時(shí)鐘信號(hào)CLK1變?yōu)榈碗娖?，第二時(shí)鐘信號(hào)CLK2變?yōu)楦唠娖健Ｒ虼?，?dāng)施加高電平的第二時(shí)鐘信號(hào)CLK2時(shí)，反相節(jié)點(diǎn)QB的電位變?yōu)楦唠娖剑沟玫谌３志w管TR46導(dǎo)通，并且第四保持晶體管TR44也導(dǎo)通，并且當(dāng)?shù)谒谋３志w管TR44導(dǎo)通時(shí)，輸出晶體管TR42可以具有二極管連接結(jié)構(gòu)。

因此，即使在第一時(shí)鐘信號(hào)CLK1在下一個(gè)時(shí)序改變?yōu)楦唠娖?，除了在?jié)點(diǎn)Q的電位處于高電平的時(shí)段期間，即，當(dāng)輸入信號(hào)SET[k]未施加至輸入端子SET時(shí)，輸出端子OUT的電位持續(xù)保持在低電平，并且因此可以即使在輸出晶體管TR42的閾值電壓等于或低于0V的情況(例如，氧化物晶體管用作輸出晶體管TR42的情況)下，也可靠地防止電壓被輸出至輸出端子OUT的問題。

此外，除了在節(jié)點(diǎn)Q的電位處于高電平的時(shí)段期間，反相節(jié)點(diǎn)QB始終保持在高電平電位，即，當(dāng)高電平輸入信號(hào)SET[k]施加至輸入端子SET時(shí)，從而防止紋波輸出至輸出端子OUT。

類似于上述操作，移位電路BC_k(k＝2至n)使用從移位電路BC_k-1輸出的輸出信號(hào)OUT[k-1]作為輸入信號(hào)SET[k]，以將輸入信號(hào)SET[k]分別與第一時(shí)鐘信號(hào)CLK1和和第二時(shí)鐘信號(hào)CLK2同步移位。此外，移位電路BC_k輸出移位的信號(hào)作為輸出信號(hào)OUT[k]。

包括根據(jù)本發(fā)明的實(shí)施例4的移位電路BC_k的顯示裝置1的操作與實(shí)施例1的操作相同。

在上文中，已經(jīng)描述了本發(fā)明的實(shí)施例，但是本發(fā)明不限于此。

在實(shí)施例中，已經(jīng)描述了本發(fā)明的顯示裝置是包括有機(jī)EL裝置的顯示裝置的情況，但是顯示裝置不限于此，并且可以使用任何顯示裝置，只要其包括發(fā)光裝置即可。例如，也可以使用包括液晶裝置的液晶顯示裝置。

此外，在實(shí)施例中，已經(jīng)描述了移位電路中包括的每個(gè)晶體管是n溝道FET的情況，但是晶體管也可以是p溝道FET。在這種情況下，作為供應(yīng)至每個(gè)晶體管的控制電極(柵極)的控制信號(hào)，可以供應(yīng)與n溝道FET的情況相反的信號(hào)。

此外，在本實(shí)施例中，以移位電路所包括的晶體管為氧化物薄膜晶體管的情況為例進(jìn)行了說明，但本發(fā)明不限于此，也可以使用其他種類的晶體管。

[附圖標(biāo)記]

1 顯示裝置

11 像素電路

12 柵極驅(qū)動(dòng)器

13 陽極驅(qū)動(dòng)器

14 數(shù)據(jù)驅(qū)動(dòng)器

15 控制器

21 移位電路

T11-T12，T21-T26，T31-T37，T41-T48 晶體管

SET 置位信號(hào)輸入端子

OUT 輸出端子

RST 復(fù)位端子

Vss 基準(zhǔn)電壓端子

SET[k] 置位信號(hào)

Out[k] 輸出信號(hào)

Rst[k] 復(fù)位信號(hào)