本發(fā)明涉及液晶顯示領(lǐng)域，特別是涉及一種顯示驅(qū)動(dòng)電路及像素結(jié)構(gòu)。

背景技術(shù)：

MIP(Memory In Pixel)設(shè)計(jì)是把控制像素顯示的灰階信號(hào)存儲(chǔ)在像素中的一種設(shè)計(jì)。以往像素設(shè)計(jì)靠Cst(存儲(chǔ)電容)維持像素顯示的灰階電壓，即使顯示相同的畫(huà)面，每一幀均需要刷新(給像素重新充電)。采用MIP設(shè)計(jì)的像素，把控制像素顯示的灰階信號(hào)存儲(chǔ)在像素中，若像素顯示灰階不變，可以不用刷新，即可以不用重新寫(xiě)入Data信號(hào)。這樣在顯示靜態(tài)畫(huà)面時(shí)，掃描線和數(shù)據(jù)線均不需要工作，可以有效降低面板的功耗；但是由于像素中需要加入MIP電路，此種設(shè)計(jì)只適用于全反射LCD和OLED面板，無(wú)法在背光型LCD中使用。

因此，現(xiàn)有技術(shù)存在缺陷，急需改進(jìn)。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的目的在于提供一種顯示驅(qū)動(dòng)電路及像素結(jié)構(gòu)；以解決現(xiàn)有的背光型LCD在顯示每一幀畫(huà)面均需要刷新從而導(dǎo)致功耗較高的技術(shù)問(wèn)題。

為解決上述問(wèn)題，本發(fā)明提供的技術(shù)方案如下：

本發(fā)明提供一種顯示驅(qū)動(dòng)電路，包括：

第一鎖存器，用于鎖存第一數(shù)據(jù)電壓；

第二鎖存器，用于鎖存第二數(shù)據(jù)電壓；

邏輯控制單元，其具有兩個(gè)邏輯控制端、四個(gè)電壓輸入端以及一個(gè)電壓輸出端，該第一鎖存器的輸出端以及第二鎖存器的輸出端分別與一邏輯控制端連接，該四個(gè)電壓輸入端分別接入四個(gè)不同的預(yù)設(shè)電壓，該邏輯控制單元用于根據(jù)該兩個(gè)邏輯控制端輸入的第一數(shù)據(jù)電壓以及第二數(shù)據(jù)電壓選擇將該四個(gè)預(yù)設(shè)電壓中的一個(gè)預(yù)設(shè)電壓通過(guò)所述電壓輸出端輸出至像素電極。

在本發(fā)明所述的顯示驅(qū)動(dòng)電路中，還包括：

第一薄膜晶體管，其源極用于輸入所述第一數(shù)據(jù)電壓，其柵極用于輸入第一掃描電壓，其漏極與所述第一鎖存器的輸入端連接；

第二薄膜晶體管，其源極用于輸入第二數(shù)據(jù)電壓，其柵極用于輸入第二掃描電壓，其漏極與所述第二鎖存器的輸入端連接。

在本發(fā)明所述的顯示驅(qū)動(dòng)電路中，所述邏輯控制單元包括選擇模塊以及四個(gè)第三薄膜晶體管，所述選擇模塊具有所述兩個(gè)邏輯控制端以及四個(gè)電平輸出端；

該四個(gè)第三薄膜晶體管的輸入端分別與一所述電壓輸入端連接，該四個(gè)第三薄膜晶體管的輸出端分別與該電壓輸出端連接，該四個(gè)第三薄膜晶體管的柵極分別與一所述電平輸出端連接；所述選擇模塊根據(jù)所述第一數(shù)據(jù)電壓以及第二數(shù)據(jù)電壓選擇該四個(gè)第三薄膜晶體管中的一個(gè)第三薄膜晶體管導(dǎo)通，其余三個(gè)所述第三薄膜晶體管關(guān)閉。

在本發(fā)明所述的顯示驅(qū)動(dòng)電路中，所述選擇模塊包括二輸入的第一或非門、二輸入的第二或非門、二輸入的第三或非門、二輸入的第一與非門以及二輸入的第一反相器；該第一或非門的第一輸入端、該第二或非門的第一輸入端、該第一與非門的第一輸入端均分別與該第一鎖存器的輸出端連接，該第一或非門的第二輸入端、該第三或非門的第一輸入端、該第一與非門的第二輸入端均分別與該第二鎖存器的輸出端連接，所述第二或非門的第二輸入端、所述第三或非門的第二輸入端以及該第一或非門的輸出端連接；該第一反相器的輸入端該第一與非門的輸出端連接，該第一或非門、第二或非門、第三或非門以及該第一反相器的輸出端分別與一第三薄膜晶體管的柵極連接。

在本發(fā)明所述的顯示驅(qū)動(dòng)電路中，所述第一與非門包括第二N溝道薄膜晶體管、第三N溝道薄膜晶體管、第二P溝道薄膜晶體管以及第三P溝道薄膜晶體管；

第二P溝道薄膜晶體管以及第三P溝道薄膜晶體管的輸入端連接并在該連接點(diǎn)接入第一預(yù)設(shè)電壓；

第二N溝道薄膜晶體管、第二P溝道薄膜晶體管以及第三P溝道薄膜晶體管的輸出端連接并以該連接點(diǎn)為該第一與非門的輸出端；

該第二P溝道薄膜晶體管的柵極與該第二N溝道薄膜晶體管的柵極連接，并以該連接點(diǎn)作為該第一與非門的第一輸入端；

該第三P溝道薄膜晶體管的柵極與該第三N溝道薄膜晶體管的柵極連接，并以該連接點(diǎn)作為該第一與非門的第二輸入端；

該第三N溝道薄膜晶體管的輸入端接第二預(yù)設(shè)電壓。

在本發(fā)明所述的顯示驅(qū)動(dòng)電路中，所述第一鎖存器以及所述第二鎖存器均分別包括兩個(gè)首尾相連的第二反相器。

在本發(fā)明所述的顯示驅(qū)動(dòng)電路中，所述第二反相器包括第一N溝道薄膜晶體管以及第一P溝道薄膜晶體管，該第一N溝道薄膜晶體管以及第一P溝道薄膜晶體管的輸出端連接并以該連接點(diǎn)為該第二反相器的輸出端，該第一N溝道薄膜晶體管以及第一P溝道薄膜晶體管的柵極連接并以該連接點(diǎn)為該第二反相器的輸入端，該第一N溝道薄膜晶體管以及第一P溝道薄膜晶體管的輸入端分別接一第一預(yù)設(shè)電壓以及第二預(yù)設(shè)電壓。

本發(fā)明提供一種像素結(jié)構(gòu)，包括像素電容以及顯示驅(qū)動(dòng)電路；

該像素電容包括公共電極以及像素電極；

該顯示驅(qū)動(dòng)電路包括：

第一薄膜晶體管，其源極用于輸入第一數(shù)據(jù)電壓，其柵極用于輸入第一掃描電壓；

第一鎖存器，其輸入端與第一薄膜晶體管的漏極連接；

第二薄膜晶體管，其源極用于輸入第二數(shù)據(jù)電壓，其柵極用于輸入第二掃描電壓；

第二鎖存器，其輸入端與第二薄膜晶體管的漏極連接

邏輯控制單元，其具有兩個(gè)邏輯控制端、四個(gè)電壓輸入端以及一個(gè)電壓輸出端，該第一鎖存器的輸出端以及第二鎖存器的輸出端分別與一邏輯控制端連接，該四個(gè)電壓輸入端分別接入四個(gè)不同的預(yù)設(shè)電壓，該邏輯控制單元用于根據(jù)該兩個(gè)邏輯控制端輸入的第一數(shù)據(jù)電壓以及第二數(shù)據(jù)電壓選擇將該四個(gè)預(yù)設(shè)電壓中的一個(gè)預(yù)設(shè)電壓通過(guò)所述電壓輸出端輸出至像素電極。

在本發(fā)明所述的像素結(jié)構(gòu)中，還包括第一數(shù)據(jù)線、第一掃描線以及第二掃描線，所述第一數(shù)據(jù)線分別與所述第一薄膜晶體管以及第二薄膜晶體管的源極連接，所述第一掃描線與所述第一薄膜晶體管的柵極連接，所述第二掃描線與所述第二薄膜晶體管的柵極連接。

在本發(fā)明所述的像素結(jié)構(gòu)中，還包括第一數(shù)據(jù)線、第二數(shù)據(jù)線以及第一掃描線，所述第一數(shù)據(jù)線與所述第一薄膜晶體管的源極連接，所述第二數(shù)據(jù)線與所述第二薄膜晶體管的源極連接，所述第一掃描線與所述第一薄膜晶體管以及所述第二薄膜晶體管的柵極連接。

與現(xiàn)有技術(shù)相比，本發(fā)明提供的顯示驅(qū)動(dòng)電路及像素結(jié)構(gòu)采用兩個(gè)鎖存器將兩個(gè)數(shù)據(jù)電壓信號(hào)進(jìn)行鎖存，當(dāng)顯示畫(huà)面靜止時(shí)，無(wú)需在進(jìn)行掃描，數(shù)據(jù)線以及掃描線可以停止工作，從而具有降低功耗的有益效果；

并且，由于該邏輯控制單元將該兩個(gè)數(shù)據(jù)電壓擴(kuò)展為四個(gè)數(shù)據(jù)電壓，從而使得每一個(gè)像素結(jié)構(gòu)具有四種灰階。

為讓本發(fā)明的上述內(nèi)容能更明顯易懂，下文特舉優(yōu)選實(shí)施例，并配合所附圖式，作詳細(xì)說(shuō)明如下：

附圖說(shuō)明

圖1是本發(fā)明一優(yōu)選實(shí)施例中的像素結(jié)構(gòu)的結(jié)構(gòu)圖。

圖2是本發(fā)明圖1所示實(shí)施例中的像素結(jié)構(gòu)的局部的電路結(jié)構(gòu)圖。

圖3是本發(fā)明圖1所示實(shí)施例中的第二反相器的電路結(jié)構(gòu)圖。

圖4是本發(fā)明圖1所示實(shí)施例中的第一或非門的電路結(jié)構(gòu)圖。

圖5是本發(fā)明圖1所示實(shí)施例中的第一與非門的電路結(jié)構(gòu)圖。

圖6是本發(fā)明另一優(yōu)選實(shí)施例中的像素結(jié)構(gòu)的結(jié)構(gòu)圖。

具體實(shí)施方式

以下各實(shí)施例的說(shuō)明是參考附加的圖式，用以例示本發(fā)明可用以實(shí)施的特定實(shí)施例。本發(fā)明所提到的方向用語(yǔ)，例如「上」、「下」、「前」、「后」、「左」、「右」、「內(nèi)」、「外」、「?jìng)?cè)面」等，僅是參考附加圖式的方向。因此，使用的方向用語(yǔ)是用以說(shuō)明及理解本發(fā)明，而非用以限制本發(fā)明。

在圖中，結(jié)構(gòu)相似的單元是以相同標(biāo)號(hào)表示。

請(qǐng)參照?qǐng)D1，圖1是本發(fā)明一優(yōu)選實(shí)施例中的像素結(jié)構(gòu)的結(jié)構(gòu)圖，其主要應(yīng)用于背光式LCD中。在本實(shí)施例中，該像素結(jié)構(gòu)包括第一數(shù)據(jù)線D11、第一掃描線G11、第二掃描線G12、像素電容、存儲(chǔ)電容(未示出)以及顯示驅(qū)動(dòng)電路100。

其中，該像素電容包括公共電極以及像素電極。

該顯示驅(qū)動(dòng)電路100包括第一薄膜晶體管101、第一鎖存器102、邏輯控制單元103、第二鎖存器104以及第二薄膜晶體管105。

第一薄膜晶體管101的源極與第一數(shù)據(jù)線D11連接用于輸入第一數(shù)據(jù)電壓，柵極與第一掃描線G11連接用于輸入第一掃描電壓。第一鎖存器102的輸入端與第一薄膜晶體管101的漏極連接；第二薄膜晶體管105的源極與該第一數(shù)據(jù)線D11連接，并用于輸入第二數(shù)據(jù)電壓；其柵極與第二掃描線G12連接，并用于輸入第二掃描電壓。第二鎖存器的輸入端與第二薄膜晶體管105的漏極連接。邏輯控制單元103具有兩個(gè)邏輯控制端、四個(gè)電壓輸入端以及一個(gè)電壓輸出端，該第一鎖存器102的輸出端以及第二鎖存器104的輸出端分別與一邏輯控制端連接，該四個(gè)電壓輸入端分別接入四個(gè)不同的預(yù)設(shè)電壓，該邏輯控制單元103用于根據(jù)該兩個(gè)邏輯控制端輸入的第一數(shù)據(jù)電壓以及第二數(shù)據(jù)電壓選擇將該四個(gè)預(yù)設(shè)電壓中的一個(gè)預(yù)設(shè)電壓通過(guò)所述電壓輸出端輸出至像素電極。由于接同一根數(shù)據(jù)線，第一數(shù)據(jù)電壓以及第二數(shù)據(jù)電壓相同。

具體地，如圖2所示，邏輯控制單元103包括選擇模塊1031以及輸出模塊1032，該輸出模塊1032包括四個(gè)第三薄膜晶體管T3，所述選擇模塊1031具有所述兩個(gè)邏輯控制端以及四個(gè)電平輸出端。該四個(gè)第三薄膜晶體管T3的輸入端分別與邏輯控制單元103的電壓輸入端連接，四個(gè)電壓輸入端分別輸入V_L0、V_L1、V_L2、V_L3四個(gè)不同的電壓。四個(gè)第三薄膜晶體管T3的輸出端分別與該電壓輸出端連接，該四個(gè)第三薄膜晶體管T3的柵極分別與一所述電平輸出端連接；所述選擇模塊根據(jù)所述第一數(shù)據(jù)電壓以及第二數(shù)據(jù)電壓選擇四個(gè)第三薄膜晶體管T3中的一個(gè)第三薄膜晶體管T3導(dǎo)通，其余三個(gè)所述第三薄膜晶體管T3關(guān)閉，從而將該V_L0、V_L1、V_L2、V_L3四個(gè)不同的電壓中的一個(gè)電壓輸出給像素電容的像素電極。

該選擇模塊1031包括具有二輸入的第一或非門U1、二輸入的第二或非門U2、二輸入的第三或非門U3、二輸入的第一與非門U4以及二輸入的第一反相器U5；該第一或非門U1的第一輸入端、該第二或非門U2的第一輸入端、該第一與非門U4的第一輸入端均分別與該第一鎖存器102的輸出端連接，該第一或非門U1的第二輸入端、該第三或非門U3的第一輸入端、該第一與非門U4的第二輸入端均分別與該第二鎖存器104的輸出端連接，所述第二或非門U2的第二輸入端、所述第三或非門U3的第二輸入端以及第一或非門的U1的輸出端連接；該第一反相器U5的輸入端與該第一與非門U4的輸出端連接，該第一或非門U1、第二或非門U2、第三或非門U3以及該第一反相器U5的輸出端分別與一第三薄膜晶體管T3的柵極連接。

其中，第一鎖存器102以及所述第二鎖存器104均分別包括兩個(gè)首尾相連的第二反相器U6。

如圖3所示，第二反相器U6包括第一N溝道薄膜晶體管N1以及第一P溝道薄膜晶體管P1，該第一N溝道薄膜晶體管N1以及第一P溝道薄膜晶體管P1的輸出端連接并以該連接點(diǎn)為該第二反相器U6的輸出端，該第一N溝道薄膜晶體管N1以及第一P溝道薄膜晶體管P1的柵極連接并以該連接點(diǎn)為該第二反相器U6的輸入端，該第一N溝道薄膜晶體管N1以及第一P溝道薄膜晶體管P1的輸入端分別接一第一預(yù)設(shè)電壓以及第二預(yù)設(shè)電壓。第一預(yù)設(shè)電壓為低電平。第二預(yù)設(shè)電壓為高電平。

如圖4所示，第一與非門U4包括第二N溝道薄膜晶體管N2、第三N溝道薄膜晶體管N3、第二P溝道薄膜晶體管P2以及第三P溝道薄膜晶體管P3。

第二P溝道薄膜晶體管P2以及第三P溝道薄膜晶體管P3的輸入端連接并在該連接點(diǎn)接入第二預(yù)設(shè)電壓。第二N溝道薄膜晶體管N2、第二P溝道薄膜晶體管P2以及第三P溝道薄膜晶體管P3的輸出端連接并以該連接點(diǎn)為該第一與非門U4的輸出端。該第二P溝道薄膜晶體管P2的柵極與該第二N溝道薄膜晶體管N2的柵極連接，并以該連接點(diǎn)作為該第一與非門U4的第一輸入端；該第三P溝道薄膜晶體管P3的柵極與該第三N溝道薄膜晶體管N3的柵極連接，并以該連接點(diǎn)作為該第一與非門U4的第二輸入端。該第三N溝道薄膜晶體管N3的輸入端接第一預(yù)設(shè)電壓。

如圖5所示，該第一或非門、第二或非門、第三或非門以及第四或非門的結(jié)構(gòu)相同，每一或非門均分別包括：第四P溝道薄膜晶體管P4、第五P溝道薄膜晶體管P5、第四N溝道薄膜晶體管N4以及第五四N溝道薄膜晶體管N5。

該第四P溝道薄膜晶體管P4的輸入端接入第一預(yù)設(shè)電壓。

該第四P溝道薄膜晶體管P4的輸出端與該第五P溝道薄膜晶體管P5的輸入端連接。

第五P溝道薄膜晶體管P5的輸出端、第四N溝道薄膜晶體管N4以及第五四N溝道薄膜晶體管N5的輸出端連接，并以該連接點(diǎn)為或非門的輸出端。

該第四P溝道薄膜晶體管P4的輸入端接入第一預(yù)設(shè)電壓。

該第四P溝道薄膜晶體管P4的柵極以及該第四N溝道薄膜晶體管的柵極連接，并以該連接點(diǎn)作為該或非門的第一輸入端。

該第五N溝道薄膜晶體管N5的柵極以及該第五P溝道薄膜晶體管P5的柵極連接，并以該連接點(diǎn)作為該或非門的第二輸入端。

第四N溝道薄膜晶體管N4以及該第五N溝道薄膜晶體管N5的輸出連接，并在該連接點(diǎn)接入第二預(yù)設(shè)電壓。

工作原理：通過(guò)邏輯控制單元103控制4個(gè)灰階電壓V_L0、V_L1、V_L2、V_L3中的一個(gè)輸出到像素電極，使每個(gè)子像素都能顯示4個(gè)灰階，這樣對(duì)于一個(gè)像素由RGB三個(gè)子像素組成的面板，就可以顯示出64色。在每個(gè)子像素的數(shù)據(jù)電壓的輸入進(jìn)入邏輯控制單元10之前，會(huì)經(jīng)過(guò)一個(gè)鎖存器(第一鎖存器或第二鎖存器)，將控制灰階電壓輸出的兩個(gè)信號(hào)鎖存在像素中，這樣即使長(zhǎng)時(shí)間不對(duì)像素刷新，像素依然能夠顯示之前已經(jīng)存儲(chǔ)的灰階，相當(dāng)于像素具有了灰階存儲(chǔ)功能。當(dāng)面板顯示靜態(tài)畫(huà)面，即長(zhǎng)時(shí)間顯示同一個(gè)畫(huà)面時(shí)，可以只對(duì)每個(gè)像素寫(xiě)入一次灰階信號(hào)，此后不用再刷新面板。

由上可知，本發(fā)明提供的顯示驅(qū)動(dòng)電路及像素結(jié)構(gòu)采用兩個(gè)鎖存器將兩個(gè)數(shù)據(jù)信號(hào)進(jìn)行鎖存，當(dāng)顯示畫(huà)面靜止時(shí)，無(wú)需再進(jìn)行掃描，數(shù)據(jù)線以及掃描線均可以停止工作，從而具有降低功耗的有益效果；

并且，由于該邏輯控制單元將該兩個(gè)數(shù)據(jù)電壓擴(kuò)展為四個(gè)數(shù)據(jù)電壓，從而使得每一個(gè)像素結(jié)構(gòu)具有四種灰階。

如圖6所示，可以理解地，在本發(fā)明提供的第二實(shí)施例中，該像素結(jié)構(gòu)包括第一數(shù)據(jù)線D11、第二數(shù)據(jù)線D12、第一掃描線G11、像素電容、存儲(chǔ)電容(未示出)以及顯示驅(qū)動(dòng)電路100。該第一數(shù)據(jù)線D11與第一薄膜晶體管101的源極連接，該第二數(shù)據(jù)線D12與第二薄膜晶體管105的源極連接，所述第一掃描線G11與所述第一薄膜晶體管101以及所述第二薄膜晶體管105的柵極連接。

該顯示驅(qū)動(dòng)電路100包括第一薄膜晶體管101、第一鎖存器102、邏輯控制單元103、第二鎖存器104以及第二薄膜晶體管105。

第一薄膜晶體管101的源極與第一數(shù)據(jù)線D11連接用于輸入第一數(shù)據(jù)電壓，柵極與第一掃描線G11連接用于輸入第一掃描電壓。第一鎖存器102的輸入端與第一薄膜晶體管101的漏極連接；第二薄膜晶體管105的源極與該第一數(shù)據(jù)線D11連接，并用于輸入第二數(shù)據(jù)電壓；其柵極與第二掃描線G12連接，并用于輸入第二掃描電壓。第二鎖存器的輸入端與第二薄膜晶體管105的漏極連接。邏輯控制單元103具有兩個(gè)邏輯控制端、四個(gè)電壓輸入端以及一個(gè)電壓輸出端，該第一鎖存器102的輸出端以及第二鎖存器104的輸出端分別與一邏輯控制端連接，該四個(gè)電壓輸入端分別接入四個(gè)不同的預(yù)設(shè)電壓，該邏輯控制單元103用于根據(jù)該兩個(gè)邏輯控制端輸入的第一數(shù)據(jù)電壓以及第二數(shù)據(jù)電壓選擇將該四個(gè)預(yù)設(shè)電壓中的一個(gè)預(yù)設(shè)電壓通過(guò)所述電壓輸出端輸出至像素電極。由于接同一根數(shù)據(jù)線，第一數(shù)據(jù)電壓以及第二數(shù)據(jù)電壓相同。

工作原理：通過(guò)邏輯控制單元103控制4個(gè)灰階電壓V_L0、V_L1、V_L2、V_L3中的一個(gè)輸出到像素電極，使每個(gè)子像素都能顯示4個(gè)灰階，這樣對(duì)于一個(gè)像素由RGB三個(gè)子像素組成的面板，就可以顯示出64色。在每個(gè)子像素的數(shù)據(jù)電壓的輸入進(jìn)入邏輯控制單元10之前，會(huì)經(jīng)過(guò)一個(gè)鎖存器(第一鎖存器或第二鎖存器)，將控制灰階電壓輸出的兩個(gè)信號(hào)鎖存在像素中，這樣即使長(zhǎng)時(shí)間不對(duì)像素刷新，像素依然能夠顯示之前已經(jīng)存儲(chǔ)的灰階，相當(dāng)于像素具有了灰階存儲(chǔ)功能。當(dāng)面板顯示靜態(tài)畫(huà)面，即長(zhǎng)時(shí)間顯示同一個(gè)畫(huà)面時(shí)，可以只對(duì)每個(gè)像素寫(xiě)入一次灰階信號(hào)，此后不用再刷新面板。

由上可知，本發(fā)明提供的顯示驅(qū)動(dòng)電路及像素結(jié)構(gòu)采用兩個(gè)鎖存器將兩個(gè)數(shù)據(jù)信號(hào)進(jìn)行鎖存，當(dāng)顯示畫(huà)面靜止時(shí)，無(wú)需再進(jìn)行掃描，數(shù)據(jù)線以及掃描線均可以停止工作，從而具有降低功耗的有益效果；

并且，由于該邏輯控制單元將該兩個(gè)數(shù)據(jù)電壓擴(kuò)展為四個(gè)數(shù)據(jù)電壓，從而使得每一個(gè)像素結(jié)構(gòu)具有四種灰階。

綜上所述，雖然本發(fā)明已以優(yōu)選實(shí)施例揭露如上，但上述優(yōu)選實(shí)施例并非用以限制本發(fā)明，本領(lǐng)域的普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范圍以權(quán)利要求界定的范圍為準(zhǔn)。