本實(shí)用新型涉及顯示技術(shù)領(lǐng)域，尤其涉及一種移位寄存器單元及柵極驅(qū)動(dòng)電路、顯示裝置。

背景技術(shù)：

顯示器，例如TFT-LCD(Thin Film Transistor Liquid Crystal Display，薄膜晶體管-液晶顯示器)內(nèi)設(shè)置有陣列基板，其中，陣列基板可以劃分為顯示區(qū)域和位于顯示區(qū)域周邊的布線區(qū)域。其中周邊區(qū)域內(nèi)設(shè)置有用于對柵線進(jìn)行逐行掃描的柵極驅(qū)動(dòng)器?，F(xiàn)有的柵極驅(qū)動(dòng)器常采用GOA(Gate Driver on Array，陣列基板行驅(qū)動(dòng))設(shè)計(jì)將TFT(Thin Film Transistor，薄膜場效應(yīng)晶體管)柵極開關(guān)電路集成在上述周邊區(qū)域構(gòu)成GOA電路，以實(shí)現(xiàn)窄邊框設(shè)計(jì)。

現(xiàn)有技術(shù)中，GOA電路如圖1a所示，包括多個(gè)級聯(lián)的移位寄存器單元(RS1、RS2、RS3……)，每一個(gè)移位寄存器單元的輸出端OUT連接一行柵線(G_1、G_2或G_3……)，用于向柵線輸入柵極驅(qū)動(dòng)信號。其中，上一級移位寄存器單元RS的輸出端OUT的信號作為下一級移位寄存器單元RS的輸入信號。由于每一行柵線與同一行的各個(gè)亞像素相連接，亞像素內(nèi)設(shè)置有TFT以及液晶電容和寄生電容等元件，因此上述元件會(huì)對輸出端OUT輸出至下一級移位寄存器單元RS輸入端的信號造成延遲。這樣一來，如圖1b所示，柵極驅(qū)動(dòng)信號的上升沿和下降沿的時(shí)間會(huì)增加。在此情況下，柵線在逐行掃描的過程中，上述延遲影響會(huì)逐行疊加，從而使得最后一行柵線G_n接收到的柵極驅(qū)動(dòng)信號失真較嚴(yán)重，降低了GOA電路的驅(qū)動(dòng)能力。

技術(shù)實(shí)現(xiàn)要素：

本實(shí)用新型的實(shí)施例提供一種移位寄存器單元及柵極驅(qū)動(dòng)電路、顯示裝置，能夠避免GOA電路中一級移位寄存器單元輸出至柵線的柵極驅(qū)動(dòng)信號對輸入至下一級移位寄存器單元的信號波形的影響。

為達(dá)到上述目的，本實(shí)用新型的實(shí)施例采用如下技術(shù)方案：

本實(shí)用新型實(shí)施例的一方面，提供一種移位寄存器單元，包括上拉控制模塊、第一上拉模塊、第二上拉模塊、下拉控制模塊、第一下拉模塊、第二下拉模塊、復(fù)位模塊以及重置模塊；所述上拉控制模塊連接第一電壓端，信號輸入端以及上拉節(jié)點(diǎn)，用于在所述信號輸入端的控制下，將所述第一電壓端的電壓輸出至上拉節(jié)點(diǎn)；所述第一上拉模塊連接第一時(shí)鐘信號端、第一信號輸出端以及所述上拉節(jié)點(diǎn)，用于在所述上拉節(jié)點(diǎn)的控制下將所述第一時(shí)鐘信號端的信號輸出至所述第一信號輸出端；所述第二上拉模塊連接所述第一時(shí)鐘信號端、第二信號輸出端以及所述上拉節(jié)點(diǎn)，用于在所述上拉節(jié)點(diǎn)的控制下將所述第一時(shí)鐘信號端的信號輸出至所述第二信號輸出端；所述下拉控制模塊連接第二時(shí)鐘信號端、所述第一時(shí)鐘信號端、上拉節(jié)點(diǎn)、所述下拉節(jié)點(diǎn)以及第二電壓端，用于在所述上拉節(jié)點(diǎn)的控制下將所述下拉節(jié)點(diǎn)的電位下拉至所述第二電壓端的電位，或者，用于第一時(shí)鐘信號端的控制下，將所述第一時(shí)鐘信號端的信號輸出至所述下拉節(jié)點(diǎn)，或者用于在第二時(shí)鐘信號端的控制下，將所述第二時(shí)鐘信號端的信號輸出至所述下拉節(jié)點(diǎn)；所述第一下拉模塊連接所述下拉節(jié)點(diǎn)、所述上拉節(jié)點(diǎn)、所述第一信號輸出端以及所述第二電壓端，用于在所述下拉節(jié)點(diǎn)的控制下，分別將所述上拉節(jié)點(diǎn)和所述第一信號輸出端的電位下拉至所述第二電壓端的電位；所述第二下拉模塊連接所述下拉節(jié)點(diǎn)、所述第二信號輸出端以及所述第二電壓端，用于在所述下拉節(jié)點(diǎn)的控制下，將所述第二信號輸出端的電位下拉至所述第二電壓端的電位；所述復(fù)位模塊連接復(fù)位信號端、所述上拉節(jié)點(diǎn)、第三電壓端，用于在所述復(fù)位信號端的控制下，將所述上拉節(jié)點(diǎn)的電位下拉至所述第三電壓端的電位；所述重置模塊連接所述第二時(shí)鐘信號端、第二電壓端、第一信號輸出端以及第二信號輸出端，用于在所述第二時(shí)鐘信號端的控制下，分別將所述第一信號輸出端以及第二信號輸出端的電位下拉至所述第二電壓端的電位。

優(yōu)選的，所述上拉控制模塊包括第一晶體管，所述第一晶體管的柵極連接所述信號輸入端，第一極連接所述第一電壓端，第二極與所述上拉節(jié)點(diǎn)相連接。

優(yōu)選的，所述第一上拉模塊包括第二晶體管和第三晶體管；所述第二晶體管的柵極連接所述上拉節(jié)點(diǎn)，第一極連接所述第一時(shí)鐘信號端，第二極與所述第一信號輸出端相連接。所述第三晶體管的柵極和第二極連接所述第一信號輸出端，第二極與所述第一時(shí)鐘信號端相連接。

優(yōu)選的，所述第二上拉模塊包括第四晶體管和存儲電容；所述第四晶體管的柵極連接所述上拉節(jié)點(diǎn)，第一極連接所述第一時(shí)鐘信號端，第二極與所述第二信號輸出端相連接；所述存儲電容的一端連接所述第四晶體管的柵極，另一端與所述第二信號輸出端相連接。

優(yōu)選的，下拉控制模塊包括第五晶體管、第六晶體管以及第七晶體管；所述第五晶體管的柵極和第一極連接所述第二時(shí)鐘信號端，第二極與所述下拉節(jié)點(diǎn)相連接；所述第六晶體管的柵極和第一極連接所述第一時(shí)鐘信號端，第二極與所述下拉節(jié)點(diǎn)相連接；所述第七晶體管的柵極連接所述上拉節(jié)點(diǎn)，第一極連接所述第二電壓端，第一極與所述下拉節(jié)點(diǎn)相連接。

優(yōu)選的，所述第一下拉模塊包括第八晶體管和第九晶體管；所述第八晶體管的柵極連接所述下拉節(jié)點(diǎn)，第一極連接所述第二電壓端，第二極與所述上拉節(jié)點(diǎn)相連接；所述第九晶體管的柵極連接所述下拉節(jié)點(diǎn)，第一極連接所述第二電壓端，第二極與所述第一信號輸出端相連接。

優(yōu)選的，所述第二下拉模塊包括第十晶體管，所述第十晶體管的柵極連接所述下拉節(jié)點(diǎn)，第一極連接所述第二電壓端，第二極與所述第二信號輸出端相連接。

優(yōu)選的，所述復(fù)位模塊包括第十一晶體管；所述第十一晶體管的柵極連接所述復(fù)位信號端，第一極連接所述第三電壓端，第二極與所述上拉節(jié)點(diǎn)相連接。

優(yōu)選的，所述重置模塊包括第十二晶體管以及第十三晶體管；所述第十二晶體管的柵極連接所述第二時(shí)鐘信號端，第一極連接所述第二電壓端，第二極與所述第二信號輸出端相連接；所述第十三晶體管的柵極連接所述第二時(shí)鐘信號端，所述第一極連接所述第二電壓端，第二極與所述第一信號輸出端相連接。

本實(shí)用新型實(shí)施例的另一方面，提供一種柵極驅(qū)動(dòng)電路，用于對柵線逐行輸入柵極驅(qū)動(dòng)信號，包括多級級聯(lián)的上所述的任意一種移位寄存器單元，每一級移位寄存器單元的第一信號輸出端用于與所述柵線相連接；除了第一級移位寄存器單元以外，上一級移位寄存器單元的第二信號輸出端與下一級移位寄存器單元的信號輸入端相連接；除了最后一級移位寄存器單元以外，下一級移位寄存器單元的第二信號輸出端與上一級移位寄存器單元的復(fù)位信號端相連接；第一極移位寄存器單元的信號輸入端和最后一級移位寄存器單元的復(fù)位信號端連接起始信號端。

本實(shí)用新型實(shí)施例的另一方面，提供一種顯示裝置包括如上所述的柵極驅(qū)動(dòng)電路。

本實(shí)用新型實(shí)施例提供一種移位寄存器單元及柵極驅(qū)動(dòng)電路、顯示裝置，該移位寄存器單元包括上拉控制模塊、第一上拉模塊、第二上拉模塊、下拉控制模塊、第一下拉模塊、第二下拉模塊、復(fù)位模塊以及重置模塊。其中上拉控制模塊連接第一電壓端，信號輸入端以及上拉節(jié)點(diǎn)，用于在信號輸入端的控制下，將第一電壓端的電壓輸出至上拉節(jié)點(diǎn)。第一上拉模塊連接第一時(shí)鐘信號端、第一信號輸出端以及所述上拉節(jié)點(diǎn)，用于在上拉節(jié)點(diǎn)的控制下將第一時(shí)鐘信號端的信號輸出至第一信號輸出端。第二上拉模塊連接第一時(shí)鐘信號端、第二信號輸出端以及上拉節(jié)點(diǎn)，用于在上拉節(jié)點(diǎn)的控制下將第一時(shí)鐘信號端的信號輸出至第二信號輸出端。下拉控制模塊連接第二時(shí)鐘信號端、第一時(shí)鐘信號端、上拉節(jié)點(diǎn)、下拉節(jié)點(diǎn)以及第二電壓端，用于在上拉節(jié)點(diǎn)的控制下將下拉節(jié)點(diǎn)的電位下拉至第二電壓端的電位，或者，用于第一時(shí)鐘信號端的控制下，將第一時(shí)鐘信號端的信號輸出至下拉節(jié)點(diǎn)，或者用于在第二時(shí)鐘信號端的控制下，將第二時(shí)鐘信號端的信號輸出至下拉節(jié)點(diǎn)。第一下拉模塊連接下拉節(jié)點(diǎn)、上拉節(jié)點(diǎn)、第一信號輸出端以及第二電壓端，用于在下拉節(jié)點(diǎn)的控制下，分別將上拉節(jié)點(diǎn)和第一信號輸出端的電位下拉至第二電壓端的電位。第二下拉模塊連接下拉節(jié)點(diǎn)、第二信號輸出端以及第二電壓端，用于在下拉節(jié)點(diǎn)的控制下，將第二信號輸出端的電位下拉至第二電壓端的電位。復(fù)位模塊連接復(fù)位信號端、上拉節(jié)點(diǎn)、第三電壓端，用于在復(fù)位信號端的控制下，將上拉節(jié)點(diǎn)的電位下拉至第三電壓端的電位。重置模塊連接第二時(shí)鐘信號端、第二電壓端、第一信號輸出端以及第二信號輸出端，用于在第二時(shí)鐘信號端的控制下，分別將第一信號輸出端以及第二信號輸出端的電位下拉至第二電壓端的電位。

這樣一來，當(dāng)采用上述移位寄存器單元級聯(lián)構(gòu)成柵極驅(qū)動(dòng)電路時(shí)，該移位寄存器單元中與第一上拉模塊相連接的第一信號輸出端可以與柵線相連接，用于向柵線提供柵極掃描信號，而與第二上拉模塊相連接的第二信號輸出端可以與下一級移位寄存器單元的信號輸入端相連接，用于向該信號輸入端提供輸入信號。由于上述第一信號輸出端和第二信號輸出端可以分別通過第一上拉模塊和第二上拉模塊單獨(dú)控制，因此第一信號輸出端和第二信號輸出端為兩個(gè)獨(dú)立的信號輸出端，從而可以避免第一信號輸出端輸出的信號對第二信號輸出端輸出的信號造成影響，使得相鄰兩個(gè)移位寄存器單元之間的級聯(lián)關(guān)系減弱，達(dá)到降低移位寄存器單元信號輸入端接收到的信號出現(xiàn)延遲現(xiàn)象的發(fā)生幾率。

附圖說明

為了更清楚地說明本實(shí)用新型實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本實(shí)用新型的一些實(shí)施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)這些附圖獲得其他的附圖。

圖1a為現(xiàn)有技術(shù)提供的一種柵極驅(qū)動(dòng)電路輸出柵極掃描信號的示意圖；

圖1b為圖1a所示的柵極驅(qū)動(dòng)電路輸出的柵極掃描信號出現(xiàn)延時(shí)的示意圖；

圖2為本實(shí)用新型實(shí)施例提供的一種移位寄存器單元的結(jié)構(gòu)示意圖；

圖3為圖2中各個(gè)模塊的一種具體結(jié)構(gòu)示意圖；

圖4為控制圖3所示的移位寄存器單元的一種信號時(shí)序圖；

圖5為本實(shí)用新型實(shí)施例提供的一種柵極驅(qū)動(dòng)電路的結(jié)構(gòu)示意圖。

附圖標(biāo)記：

10-上拉控制模塊；20-第一上拉模塊；30-第二上拉模塊；40-下拉控制模塊；50-第一下拉模塊；60-第二下拉模塊；70-復(fù)位模塊；80-重置模塊。

具體實(shí)施方式

下面將結(jié)合本實(shí)用新型實(shí)施例中的附圖，對本實(shí)用新型實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本實(shí)用新型一部分實(shí)施例，而不是全部的實(shí)施例?；诒緦?shí)用新型中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本實(shí)用新型保護(hù)的范圍。

本實(shí)用新型實(shí)施例提供一種移位寄存器單元，如圖2所示，包括上拉控制模塊10、第一上拉模塊20、第二上拉模塊30、下拉控制模塊40、第一下拉模塊50、第二下拉模塊60、復(fù)位模塊70以及重置模塊80。

其中，上拉控制模塊10連接第一電壓端VDD，信號輸入端INPUT以及上拉節(jié)點(diǎn)PU，用于在信號輸入端INPUT的控制下，將第一電壓端VDD的電壓輸出至上拉節(jié)點(diǎn)PU。

第一上拉模塊20連接第一時(shí)鐘信號端CLK、第一信號輸出端OUTPUT1以及上拉節(jié)點(diǎn)PU，用于在上拉節(jié)點(diǎn)PU的控制下將第一時(shí)鐘信號端CLK的信號輸出至第一信號輸出端OUTPUT1。

第二上拉模塊30連接第一時(shí)鐘信號端CLKB、第二信號輸出端OUTPUT2以及上拉節(jié)點(diǎn)PU，用于在上拉節(jié)點(diǎn)PU的控制下將第一時(shí)鐘信號端CLK的信號輸出至第二信號輸出端OUTPUT2。

下拉控制模塊40連接第二時(shí)鐘信號端CLKB、第一時(shí)鐘信號端CLK、上拉節(jié)點(diǎn)PU、下拉節(jié)點(diǎn)PD以及第二電壓端VGL，用于在上拉節(jié)點(diǎn)PU的控制下將下拉節(jié)點(diǎn)PD的電位下拉至第二電壓端VGL的電位，或者，用于第一時(shí)鐘信號端CLK的控制下，將第一時(shí)鐘信號端CLK的信號輸出至下拉節(jié)點(diǎn)PD，或者用于在第二時(shí)鐘信號端CLKB的控制下，將第二時(shí)鐘信號端CLKB的信號輸出至下拉節(jié)點(diǎn)PD。

第一下拉模塊50連接下拉節(jié)點(diǎn)PD、上拉節(jié)點(diǎn)PU、第一信號輸出端OUTPUT1以及第二電壓端VGL，用于在下拉節(jié)點(diǎn)PD的控制下，分別將上拉節(jié)點(diǎn)PU和第一信號輸出端OUTPUT1的電位下拉至第二電壓端VGL的電位。

第二下拉模塊60連接下拉節(jié)點(diǎn)PD、第二信號輸出端OUTPUT2以及第二電壓端VGL，用于在下拉節(jié)點(diǎn)PD的控制下，將第二信號輸出端OUTPUT2的電位下拉至第二電壓端VGL的電位。

復(fù)位模塊70連接復(fù)位信號端RESET、上拉節(jié)點(diǎn)PU、第三電壓端VSS，用于在復(fù)位信號端RESET的控制下，將上拉節(jié)點(diǎn)PU的電位下拉至第三電壓端VSS的電位。

重置模塊80連接第二時(shí)鐘信號端CLKB、第二電壓端VGL、第一信號輸出端OUTPUT1以及第二信號輸出端OUTPUT2，用于在第二時(shí)鐘信號端CLKB的控制下，分別將第一信號輸出端OUTPUT1以及第二信號輸出端OUTPUT2的電位下拉至第二電壓端VGL的電位。從而對第一信號輸出端OUTPUT1以及第二信號輸出端OUTPUT2的電位進(jìn)行重置。

這樣一來，當(dāng)采用上述移位寄存器單元級聯(lián)構(gòu)成柵極驅(qū)動(dòng)電路時(shí)，該移位寄存器單元中與第一上拉模塊相連接的第一信號輸出端可以與柵線相連接，用于向柵線提供柵極掃描信號，而與第二上拉模塊相連接的第二信號輸出端可以與下一級移位寄存器單元的信號輸入端相連接，用于向該信號輸入端提供輸入信號。由于上述第一信號輸出端和第二信號輸出端可以分別通過第一上拉模塊和第二上拉模塊單獨(dú)控制，因此第一信號輸出端和第二信號輸出端為兩個(gè)獨(dú)立的信號輸出端，從而可以避免第一信號輸出端輸出的信號對第二信號輸出端輸出的信號造成影響，使得相鄰兩個(gè)移位寄存器單元之間的級聯(lián)關(guān)系減弱，達(dá)到降低移位寄存器單元信號輸入端接收到的信號出現(xiàn)延遲現(xiàn)象的發(fā)生幾率。

以下對上述各個(gè)模塊的具體結(jié)構(gòu)進(jìn)行詳細(xì)的說明。

具體的，如圖3所示，該上拉控制模塊10包括第一晶體管M1，第一晶體管M1的柵極連接信號輸入端INPUT，第一極連接第一電壓端VDD，第二極與上拉節(jié)點(diǎn)PU相連接。

第一上拉模塊20可以包括第二晶體管M2和第三晶體管M3。其中，第二晶體管M2的柵極連接上拉節(jié)點(diǎn)PU，第一極連接第一時(shí)鐘信號端CLK，第二極與第一信號輸出端OUTPUT1相連接。

第三晶體管M3的柵極和第二極連接第一信號輸出端OUTPUT1，第二極與第一時(shí)鐘信號端CLK相連接。

需要說明的是，當(dāng)上述第一上拉模塊20僅包括第二晶體管M2時(shí)，同樣可以在該晶體管導(dǎo)通的情況下，將第一時(shí)鐘信號端CLK輸出的信號傳輸至第一信號輸出端OUTPUT1。然而當(dāng)該第一上拉模塊20包括第二晶體管M2和第三晶體管M3時(shí)，上述兩個(gè)晶體管可以均作為驅(qū)動(dòng)晶體管，以同時(shí)導(dǎo)通向與第一信號輸出端OUTPUT1相連接的柵線輸出柵極掃描信號，從而提高該柵極掃描信號的驅(qū)動(dòng)能力。

此外，第二上拉模塊30包括第四晶體管M4和存儲電容C。

第四晶體管M4的柵極連接上拉節(jié)點(diǎn)PU，第一極連接第一時(shí)鐘信號端CLK，第二極與第二信號輸出端OUTPUT2相連接。

存儲電容C的一端連接第四晶體管T4的柵極，另一端與第二信號輸出端OUTPUT2相連接。

下拉控制模塊40包括第五晶體管M5、第六晶體管M6以及第七晶體管M7。

第五晶體管M5的柵極和第一極連接第二時(shí)鐘信號端CLKB，第二極與下拉節(jié)點(diǎn)PD相連接。

第六晶體管M6的柵極和第一極連接第一時(shí)鐘信號端CLK，第二極與下拉節(jié)點(diǎn)PD相連接。

第七晶體管M7的柵極連接上拉節(jié)點(diǎn)PU，第一極連接第二電壓端VGL，第一極與下拉節(jié)點(diǎn)PD相連接。

第一下拉模塊50包括第八晶體管M8和第九晶體管M9。

第八晶體管M8的柵極連接下拉節(jié)點(diǎn)PD，第一極連接第二電壓端VGL，第二極與上拉節(jié)點(diǎn)PD相連接。

第九晶體管M9的柵極連接下拉節(jié)點(diǎn)PD，第一極連接第二電壓端VGL，第二極與第一信號輸出端OUTPUT1相連接。

第二下拉模塊60包括第十晶體管M10，該第十晶體管M10的柵極連接下拉節(jié)點(diǎn)PD，第一極連接第二電壓端VGL，第二極與第二信號輸出端OUTPUT2相連接。

復(fù)位模塊70包括第十一晶體管M11。

第十一晶體管M11的柵極連接復(fù)位信號端RESET，第一極連接第三電壓端VSS，第二極與上拉節(jié)點(diǎn)PU相連接。

重置模塊80包括第十二晶體管M12以及第十三晶體管M13。

第十二晶體管M12的柵極連接第二時(shí)鐘信號端CLKB，第一極連接第二電壓端VGL，第二極與第二信號輸出端OUTPUT2相連接。

第十三晶體管M13的柵極連接第二時(shí)鐘信號端CLKB，第一極連接第二電壓端VGL，第二極與第一信號輸出端OUTPUT1相連接。

需要說明的是，上述晶體管可以為N型晶體管，也可以為P型晶體管。上述晶體管的第一極可以為源極，第二極可以為漏極；或者第一極為漏極，第二極為源極，本實(shí)用新型對此不作限定。

以下以上述晶體管均為N型晶體管為例，并結(jié)合圖4對如圖5所示的移位寄存器單元中的各個(gè)晶體管，在一圖像幀的不同的階段(P1～P4)的通斷情況進(jìn)行詳細(xì)的舉例說明。其中，本實(shí)用新型實(shí)施例中是以第一電壓端VDD輸出高電平，第二電壓端VGL以及第三電壓端VSS輸出低電平為例進(jìn)行的說明。

在此情況下，在如圖4所示的初始化階段P1的第一子階段P1₁，CLK＝0，CLKB＝1，INPUT＝0，RESET＝0；其中“0”表示低電平，“1”表示高電平。

此時(shí)，在第二時(shí)鐘信號端CLKB的控制下，第十二晶體管M12和第十三晶體管M13導(dǎo)通，通過第十二晶體管M12可以將第二信號輸出端OUTPUT2的電位下拉至第二電壓端VGL，通過十三晶體管M13可以將第一信號輸出端OUTPUT1的電位下拉至第二電壓端VGL。這樣一來，可以在上述初始化階段P1的第一子階段P1₁，對上述第一信號輸出端OUTPUT1和第二信號輸出端OUTPUT2的電位進(jìn)行重置，以避免上一圖像幀殘留的信號對本圖像幀輸出信號造成影響。

此外，第二時(shí)鐘信號端CLKB輸出高電平，從而可以將第五晶體管導(dǎo)通，并將第二時(shí)鐘信號端CLKB輸出的高電平傳輸至下拉節(jié)點(diǎn)PD，在該下拉節(jié)點(diǎn)PD的控制下，第八晶體管M8、第十晶體管M10以及第九晶體管M9處于導(dǎo)通狀態(tài)。此時(shí)，通過第八晶體管M8可以將上拉節(jié)點(diǎn)PU的電位下拉至第二電壓端VGL，通過第十晶體管M10可以將第二信號輸出端OUTPUT2的電位下拉至第二電壓端VGL，通過第九晶體管M9可以將第一信號輸出端OUTPUT1的電位下拉至第二電壓端VGL。

需要說明的是，在本階段除了上述導(dǎo)通的晶體管以外，本移位寄存器單元中的其余晶體管均處于截止?fàn)顟B(tài)。

在如圖4所示的初始化階段P1的第二子階段P1₂，CLK＝1，CLKB＝0，INPUT＝0，RESET＝0。

在此情況下，在第一時(shí)鐘信號端CLK的控制下，第六晶體管M6導(dǎo)通，從而將第一時(shí)鐘信號端CLK輸出的高電平傳輸至下拉節(jié)點(diǎn)PD。在該下拉節(jié)點(diǎn)PD的控制下，第八晶體管M8、第十晶體管M10以及第九晶體管M9處于導(dǎo)通狀態(tài)。此時(shí)，通過第八晶體管M8可以將上拉節(jié)點(diǎn)PU的電位下拉至第二電壓端VGL，通過第十晶體管M10可以將第二信號輸出端OUTPUT2的電位下拉至第二電壓端VGL，通過第九晶體管M9可以將第一信號輸出端OUTPUT1的電位下拉至第二電壓端VGL。

需要說明的是，在本階段除了上述導(dǎo)通的晶體管以外，本移位寄存器單元中的其余晶體管均處于截止?fàn)顟B(tài)。

綜上所述，在上述初始化階段P1，第一信號輸出端OUTPUT1、第二信號輸出端OUTPUT2均被下拉至第二信號端VGL的低電平，從而可以避免第一信號輸出端OUTPUT1、第二信號輸出端OUTPUT2在該階段出現(xiàn)誤輸出的現(xiàn)象。

在如圖4所示的輸入階段P2，CLK＝0，CLKB＝1，INPUT＝1，RESET＝0。

在此情況下，信號輸入端INPUT輸入高電平，第一晶體管M1導(dǎo)通，將第一電壓端VDD的高電平輸出至上拉節(jié)點(diǎn)PU，并通過存儲電容C對該高電平進(jìn)行存儲。在該上拉節(jié)點(diǎn)PU的控制下，第四晶體管M4、第二晶體管M2導(dǎo)通。通過第四晶體管M4可以將第一時(shí)鐘信號端CLK輸出的低電平傳輸至第二信號輸出端OUTPUT2。通過第二晶體管M2可以將第一時(shí)鐘信號端CLK輸出的低電平傳輸至第一信號輸出端OUTPUT1，此時(shí)第三晶體管M3截止。

此外，在上拉節(jié)點(diǎn)PU的控制下，第七晶體管M7導(dǎo)通，從而將下拉節(jié)點(diǎn)PD的電位下拉至第二電壓端VGL的電位。此時(shí)，第八晶體管M8、第十晶體管M10、第九晶體管M9處于截止?fàn)顟B(tài)。第二時(shí)鐘信號端CLKB輸出高電平，第五晶體管M5、第十二晶體管M12、第十三晶體管M13導(dǎo)通，通過第十二晶體管M12可以將第二信號輸出端OUTPUT2的電位下拉至第二電壓端VGL，通過十三晶體管M13可以將第一信號輸出端OUTPUT1的電位下拉至第二電壓端VGL。雖然通過第五晶體管M5，可以將第二時(shí)鐘信號端CLKB輸出的高電平傳輸至下拉節(jié)點(diǎn)PD，但是由于第七晶體管M7導(dǎo)通，因此下拉節(jié)點(diǎn)PD的電位又被下拉至第二電壓端VGL的電位。

基于此，復(fù)位信號端RESET輸出低電平，第十一晶體管M11截止。此外，第一時(shí)鐘信號端CLK輸出低電平，因此第六晶體管M6截止。

在如圖4所示的輸出階段P3，CLK＝1，CLKB＝0，INPUT＝0，RESET＝0。

在此情況下，信號輸入端INPUT輸入低電平，第一晶體管M1截止。在存儲電容C的自舉作用下，上拉節(jié)點(diǎn)PU的電位被進(jìn)一步拉高。在該上拉節(jié)點(diǎn)PU的控制下，第四晶體管M4、第二晶體管M2導(dǎo)通。通過第四晶體管M4可以將第一時(shí)鐘信號端CLK輸出的高電平傳輸至第二信號輸出端OUTPUT2，從而使得該第二信號輸出端OUTPUT2能夠向下一級移位寄存器單元的信號輸入端INPUT提供輸入信號。此外，通過第二晶體管M2可以將第一時(shí)鐘信號端CLK輸出的高電平傳輸至第一信號輸出端OUTPUT1，此時(shí)第三晶體管M3導(dǎo)通，以將第一時(shí)鐘信號端CLK輸出的高電平傳輸至第一信號輸出端OUTPUT1，從而可以增加第一信號輸出端OUTPUT1輸出的柵極掃描信號的驅(qū)動(dòng)能力。

此外，在上拉節(jié)點(diǎn)PU的控制下，第七晶體管M7導(dǎo)通，將下拉節(jié)點(diǎn)PD的電位下拉至第二電壓端VGL的電位。此時(shí)，第八晶體管M8、第十晶體管M10、第九晶體管M9處于截止?fàn)顟B(tài)。

第一時(shí)鐘信號端CLK輸出高電平，第六晶體管M6導(dǎo)通，將第一時(shí)鐘信號端CLK輸出的高電平傳輸至下拉節(jié)點(diǎn)PD，但是由于第七晶體管M7導(dǎo)通，因此下拉節(jié)點(diǎn)PD的電位又被下拉至第二電壓端VGL的電位。

基于此，第二時(shí)鐘信號端CLKB輸出低電平，第五晶體管M5、第十二晶體管M12、第十三晶體管M13截止。復(fù)位信號端RESET輸出低電平，第十一晶體管M11截止。

綜上所述，在本階段第一信號輸出端OUTPUT1向柵線提供柵極掃描信號線，第二信號輸出端OUTPUT2向下一級移位寄存器單元的信號輸入端INPUT提供輸入信號。

在如圖4所示的復(fù)位階段P4，CLK＝0，CLKB＝1，INPUT＝0，RESET＝1。

復(fù)位信號端RESET輸入高電平，第十一晶體管M11導(dǎo)通，將上拉節(jié)點(diǎn)PU的電位下拉至第三電壓端VSS的電位，以對上拉節(jié)點(diǎn)PU進(jìn)行復(fù)位。此時(shí)，第四晶體管M4和第二晶體管M2截止，第三晶體管M3也處于截止?fàn)顟B(tài)。第二信號輸出端OUTPUT2和第一信號輸出端OUTPUT1無掃描信號輸出。

第二時(shí)鐘信號端CLKB輸出高電平，第五晶體管M5導(dǎo)通，并將第二時(shí)鐘信號端CLKB輸出的高電平傳輸至下拉節(jié)點(diǎn)PD。在下拉節(jié)點(diǎn)PD的控制下，第八晶體管M8、第十晶體管M10以及第九晶體管M9處于導(dǎo)通狀態(tài)。此時(shí)，通過第八晶體管M8可以將上拉節(jié)點(diǎn)PU的電位下拉至第二電壓端VGL，通過第十晶體管M10可以將第二信號輸出端OUTPUT2的電位下拉至第二電壓端VGL，通過第九晶體管M9可以將第一信號輸出端OUTPUT1的電位下拉至第二電壓端VGL。

此外，第二時(shí)鐘信號端CLKB輸出高電平，第十二晶體管M12、第十三晶體管M13導(dǎo)通，通過第十二晶體管M12可以將第二信號輸出端OUTPUT2的電位下拉至第二電壓端VGL，通過十三晶體管M13可以將第一信號輸出端OUTPUT1的電位下拉至第二電壓端VGL。

基于此，信號輸入端INPUT輸入低電平，第一晶體管M1截止。第一時(shí)鐘信號端CLK輸入低電平，第六晶體管M6截止。

接下來，在下一圖像幀之前，重復(fù)上述初始化階段P1，以使得第一信號輸出端OUTPUT1和第二信號輸出端OUTPUT2的電位持續(xù)被下拉至第二電壓端VGL。

本實(shí)用新型實(shí)施例提供一種柵極驅(qū)動(dòng)電路，用于對柵線逐行輸入柵極驅(qū)動(dòng)信號，如圖5所示，包括多級級聯(lián)的如上所述的任意一種移位寄存器單元(RS1、RS2……RSn)。

具體的，每一級移位寄存器單元RS的第一信號輸出端OUTPUT1用于與柵線相連接，以向各行柵線輸出柵極掃描信號。

除了第一級移位寄存器單元RS1以外，上一級移位寄存器單元的第二信號輸出端OUTPUT2與下一級移位寄存器單元的信號輸入端INPUT相連接。

除了最后一級移位寄存器單元RSn以外，下一級移位寄存器單元的第二信號輸出端OUTPUT2與上一級移位寄存器單元的復(fù)位信號端RESET相連接。最后一級移位寄存器單元RSn的第二信號輸出端OUTPUT2可以空置。

第一極移位寄存器單元RS1的信號輸入端INPUT和最后一級移位寄存器單元Gn的復(fù)位信號端RESET連接起始信號端STV。當(dāng)起始信號端STV的起始信號輸入第一級移位寄存器單元RS1的信號輸入端INPUT時(shí)，最后一級移位寄存器單元RSn的復(fù)位信號端RESET可以將起始信號端STV的起始信號作為復(fù)位信號對最后一級移位寄存器單元RSn進(jìn)行復(fù)位?；蛘?，最后一級移位寄存器單元RSn的復(fù)位信號端RESET可以單獨(dú)設(shè)置的復(fù)位信號。

需要說明的是，為了使得每一個(gè)移位寄存器單元的第一時(shí)鐘信號輸入端CLK與第二時(shí)鐘信號輸入端CLKB輸出的信號如圖4所示波形的頻率、振幅相同，相位相反?？梢匀鐖D5所示，不同移位寄存器單元上的第一時(shí)鐘信號輸入端CLK和第二時(shí)鐘信號輸入端CLKB分別與第一系統(tǒng)時(shí)鐘信號輸入端CLK1和第二系統(tǒng)時(shí)鐘信號輸入端CLK2交替連接。

例如，第一級移位寄存器單元RS1的第一時(shí)鐘信號輸入端CLK連接第一系統(tǒng)時(shí)鐘信號輸入端CLK1，第二時(shí)鐘信號輸入端CLKB連接第二系統(tǒng)時(shí)鐘信號輸入端CLK2；第二級移位寄存器單元RS2的第一時(shí)鐘信號輸入端CLK連接第二系統(tǒng)時(shí)鐘信號輸入端CLK2，第二時(shí)鐘信號輸入端CLKB連接第一系統(tǒng)時(shí)鐘信號輸入端CLK3。以下移位寄存器單元的連接方式同上所述。

本實(shí)用新型實(shí)施例提供一種顯示裝置，包括如上所述的柵極驅(qū)動(dòng)電路。具有與前述實(shí)施例提供的柵極驅(qū)動(dòng)電路相同的結(jié)構(gòu)和有益效果。由于前述實(shí)施例已經(jīng)對柵極驅(qū)動(dòng)電路的結(jié)構(gòu)和有益效果進(jìn)行了詳細(xì)的描述，此處不再贅述。

以上所述，僅為本實(shí)用新型的具體實(shí)施方式，但本實(shí)用新型的保護(hù)范圍并不局限于此，任何熟悉本技術(shù)領(lǐng)域的技術(shù)人員在本實(shí)用新型揭露的技術(shù)范圍內(nèi)，可輕易想到變化或替換，都應(yīng)涵蓋在本實(shí)用新型的保護(hù)范圍之內(nèi)。因此，本實(shí)用新型的保護(hù)范圍應(yīng)以所述權(quán)利要求的保護(hù)范圍為準(zhǔn)。