本發(fā)明涉及顯示驅(qū)動技術(shù)領(lǐng)域，尤其涉及一種起始信號生成電路、驅(qū)動方法和顯示裝置。

背景技術(shù)：

現(xiàn)有的GOA(Gate On Array，陣列基板行驅(qū)動)電路需要在陣列基板上單獨設(shè)置一根為柵極驅(qū)動單元提供起始信號STV的走線，而無法利用現(xiàn)有的走線既可以為柵極驅(qū)動單元提供起始信號，從而存在為了提供起始信號還需設(shè)置額外的起始信號輸出端，從而需要增加相應(yīng)的起始信號走線的問題，增加了額外的起始信號輸出端和起始信號走線的空間。

技術(shù)實現(xiàn)要素：

本發(fā)明的主要目的在于提供一種起始信號生成電路、驅(qū)動方法和顯示裝置，解決現(xiàn)有技術(shù)中為了提供起始信號還需設(shè)置額外的起始信號輸出端，從而需要增加相應(yīng)的起始信號走線的問題。

為了達到上述目的，本發(fā)明提供了一種起始信號生成電路，用于為GOA電路提供起始信號，所述GOA電路分別與2N個時鐘信號輸入端、第一電平輸入端和第二電平輸入端連接，N為大于1的整數(shù)，所述起始信號生成電路包括：

下拉節(jié)點控制單元，分別與下拉節(jié)點和上拉節(jié)點連接，用于在所述上拉節(jié)點的控制下控制所述下拉節(jié)點的電位；

上拉控制節(jié)點控制單元，分別與第一時鐘信號輸入端、第二時鐘信號輸入端和第2n時鐘信號輸入端和上拉控制節(jié)點連接，用于在所述第一時鐘信號輸入端、第二時鐘信號輸入端和第2n時鐘信號輸入端的控制下控制所述上拉控制節(jié)點的電位；

上拉節(jié)點控制單元，分別與所述上拉節(jié)點、所述上拉控制節(jié)點、所述下拉節(jié)點和所述第二時鐘信號輸入端連接，用于在所述上拉控制節(jié)點、所述下拉節(jié)點和所述第二時鐘信號輸入端的控制下，控制所述上拉節(jié)點的電位；

存儲單元，連接于所述上拉節(jié)點與起始信號輸出端之間；以及，

起始信號輸出單元，分別與所述上拉節(jié)點、所述下拉節(jié)點、所述第二時鐘信號輸入端、起始信號輸出端、所述第一電平輸入端和所述第二電平輸入端連接，用于在所述上拉節(jié)點、所述下拉節(jié)點和所述第二時鐘信號輸入端的控制下，控制所述起始信號輸出端與所述第一電平輸入端連接或控制所述起始信號輸出端與所述第二電平輸入端連接；

n為大于1而小于等于N的整數(shù)。

實施時，在每一幀顯示時間段內(nèi)，每個時鐘信號輸入端輸入的時鐘信號的周期T相等，相鄰后一個時鐘信號比相鄰前一個時鐘信號周期延遲T/2N。

實施時，所述下拉節(jié)點控制單元還分別與第一電平輸入端和第二電平輸入端連接，具體用于當(dāng)所述上拉節(jié)點的電位為第一電平時控制所述下拉節(jié)點與第二電平輸入端連接，當(dāng)所述上拉節(jié)點的電位為第二電平時控制所述下拉節(jié)點與所述第一電平輸入端連接；

所述上拉控制節(jié)點控制單元還與所述第二電平輸入端連接，具體用于在第一時鐘信號輸入端輸入第一電平而第二時鐘信號輸入端和第2n時鐘信號輸入端都輸入第二電平時控制所述上拉控制節(jié)點與所述第一時鐘信號輸入端連接，并用于當(dāng)所述第二時鐘信號輸入端輸入第一電平和/或第2n時鐘信號輸入端輸入第一電平時控制所述上拉控制節(jié)點與所述第二電平輸入端連接。

實施時，所述下拉節(jié)點控制單元包括：

第一下拉節(jié)點控制晶體管，柵極與所述上拉節(jié)點連接，第一極與下拉控制節(jié)點連接，第二極與所述第二電平輸入端連接；

第二下拉節(jié)點控制晶體管，柵極與所述上拉節(jié)點連接，第一極與所述下拉節(jié)點連接，第二極與所述第二電平輸入端連接；

第三下拉節(jié)點控制晶體管，柵極和第一極都與所述第一電平輸入端連接，第二極與所述下拉控制節(jié)點連接；以及，

第四下拉節(jié)點控制晶體管，柵極與所述下拉控制節(jié)點連接，第一極與所述第一電平輸入端連接，第二極與所述下拉節(jié)點連接。

實施時，所述上拉控制節(jié)點控制單元包括：

上拉控制晶體管，柵極和第一極都與所述第一時鐘信號輸入端連接，第二極與所述上拉控制節(jié)點連接；

第一上拉控制節(jié)點控制晶體管，柵極與所述第二時鐘信號輸入端連接，第一極與所述上拉控制節(jié)點連接，第二極與所述第二電平輸入端連接；以及，

第n上拉控制節(jié)點控制晶體管，柵極與所述第2n時鐘信號輸入端連接，第一極與所述上拉控制節(jié)點連接，第二極與所述第二電平輸入端連接。

實施時，所述上拉節(jié)點控制單元還分別與所述第一電平輸入端和所述第二電平輸入端連接，具體用于當(dāng)所述上拉控制節(jié)點的電位為第一電平時控制所述上拉節(jié)點與所述第一電平輸入端連接，并所述下拉節(jié)點的電位為第一電平和/或所述第二時鐘信號輸入端輸入第一電平時控制所述上拉節(jié)點與所述第二電平輸入端連接；

所述起始信號輸出單元具體用于當(dāng)所述上拉節(jié)點的電位為第一電平時控制所述起始信號輸出端與所述第一電平輸入端連接，并當(dāng)所述下拉節(jié)點的電位為第一電平和/或所述第二時鐘信號輸入端輸入第一電平時控制所述起始信號輸出端與所述第二電平輸入端連接。

實施時，所述上拉節(jié)點控制單元包括：

第一上拉節(jié)點控制晶體管，柵極與所述上拉控制節(jié)點連接，第一極與所述第一電平輸入端連接，第二極與所述上拉節(jié)點連接；

第二上拉節(jié)點控制晶體管，柵極與所述下拉節(jié)點連接，第一極與所述上拉節(jié)點連接，第二極與所述第二電平輸入端連接；以及，

第三上拉節(jié)點控制晶體管，柵極與所述第二時鐘信號輸入端連接，第一極與所述上拉節(jié)點連接，第二極與所述第二電平輸入端連接。

實施時，所述起始信號輸出單元包括：

第一起始信號輸出晶體管，柵極與所述上拉節(jié)點連接，第一極與所述第一電平輸入端連接，第二極與所述起始信號輸出端連接；

第二起始信號輸出晶體管，柵極與所述下拉節(jié)點連接，第一極與所述起始信號輸出端連接，第二極與所述第二電平輸入端連接；以及，

第三起始信號輸出晶體管，柵極與所述第二時鐘信號輸入端連接，第一極與所述起始信號輸出端連接，第二極與所述第二電平輸入端連接。

本發(fā)明還提供了一種起始信號生成電路的驅(qū)動方法，應(yīng)用于上所述的起始信號生成電路，所述起始信號生成電路用于為GOA電路提供起始信號，所述GOA電路分別與2N個時鐘信號輸入端、第一電平輸入端和第二電平輸入端連接，N為大于1的整數(shù)；所述驅(qū)動方法包括：

當(dāng)?shù)谝粫r鐘信號輸入端輸入第一電平并第二時鐘信號輸入端和第2n時鐘信號輸入端都輸入第二電平時，上拉控制節(jié)點控制單元控制上拉控制節(jié)點與所述第一時鐘信號輸入端連接，上拉節(jié)點控制單元在所述上拉控制節(jié)點的控制下控制上拉節(jié)點的電位為第一電平；在所述上拉節(jié)點的控制下，下拉節(jié)點控制單元控制下拉節(jié)點的電位為第二電平；起始信號輸出單元在所述上拉節(jié)點和所述下拉節(jié)點的控制下控制起始信號輸出端輸出第一電平；

當(dāng)?shù)诙r鐘信號輸入端輸入第一電平時，所述上拉控制節(jié)點控制單元控制所述上拉控制節(jié)點與所述第二電平輸入端連接，上拉節(jié)點控制單元在所述上拉控制節(jié)點和所述第二時鐘信號輸入端的控制下控制所述上拉節(jié)點的電位為第二電平，下拉節(jié)點控制單元在所述上拉節(jié)點的控制下控制所述下拉節(jié)點的電位為第一電平，所述起始信號輸出單元在所述上拉節(jié)點和所述下拉節(jié)點的控制下控制所述起始信號輸出端輸出第二電平；

當(dāng)?shù)?n時鐘信號輸入端輸入第一電平時，所述上拉控制節(jié)點控制單元繼續(xù)控制所述上拉控制節(jié)點與所述第二電平輸入端連接，上拉節(jié)點控制單元在所述上拉控制節(jié)點的控制下控制所述上拉節(jié)點的電位維持為第二電平，下拉節(jié)點控制單元在所述上拉節(jié)點的控制下控制所述下拉節(jié)點的電位為第一電平，所述起始信號輸出單元在所述上拉節(jié)點和所述下拉節(jié)點的控制下控制所述起始信號輸出端輸出第二電平；

n為大于1而小于等于N的整數(shù)。

本發(fā)明還提供了一種柵極驅(qū)動裝置，包括GOA電路，還包括上述的起始信號生成電路；

所述起始信號生成電路與所述GOA電路連接，用于為所述GOA電路提供起始信號。

與現(xiàn)有技術(shù)相比，本發(fā)明所述的起始信號生成電路、驅(qū)動方法和顯示裝置通過現(xiàn)有的陣列基板上已經(jīng)存在GOA電路工作需要的端子即可提供起始信號，節(jié)省了額外的起始信號輸出端和起始信號走線的空間。

附圖說明

圖1是本發(fā)明實施例所述的起始信號生成電路的結(jié)構(gòu)圖；

圖2是當(dāng)N等于3時各個時鐘信號的時序圖；

圖3是本發(fā)明另一實施例所述的起始信號生成電路的結(jié)構(gòu)圖；

圖4是本發(fā)明實施例所述的起始信號生成電路的工作時序圖；

圖5是本發(fā)明所述的起始信號生成電路的一具體實施例的電路圖。

具體實施方式

下面將結(jié)合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術(shù)方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部的實施例。基于本發(fā)明中的實施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。

本發(fā)明所有實施例中采用的晶體管均可以為薄膜晶體管或場效應(yīng)管或其他特性相同的器件。在本發(fā)明實施例中，為區(qū)分晶體管除柵極之外的兩極，將其中一極稱為第一極，另一極稱為第二極。在實際操作時，所述第一極可以為漏極，所述第二極可以為源極；或者，所述第一極可以為源極，所述第二極可以為漏極。

本發(fā)明實施例所述的起始信號生成電路，用于為GOA電路提供起始信號，所述GOA電路分別與2N個時鐘信號輸入端、第一電平輸入端和第二電平輸入端連接，N為大于1的整數(shù)；

所述起始信號生成電路包括：

下拉節(jié)點控制單元，分別與下拉節(jié)點和上拉節(jié)點連接，用于在所述上拉節(jié)點的控制下控制所述下拉節(jié)點的電位；

上拉控制節(jié)點控制單元，分別與第一時鐘信號輸入端、第二時鐘信號輸入端和第2n時鐘信號輸入端和上拉控制節(jié)點連接，用于在所述第一時鐘信號輸入端、第二時鐘信號輸入端和第2n時鐘信號輸入端的控制下控制所述上拉控制節(jié)點的電位；

上拉節(jié)點控制單元，分別與所述上拉節(jié)點、所述上拉控制節(jié)點、所述下拉節(jié)點和所述第二時鐘信號輸入端連接，用于在所述上拉控制節(jié)點、所述下拉節(jié)點和所述第二時鐘信號輸入端的控制下，控制所述上拉節(jié)點的電位；

存儲單元，連接于所述上拉節(jié)點與起始信號輸出端之間；以及，

起始信號輸出單元，分別與所述上拉節(jié)點、所述下拉節(jié)點、所述第二時鐘信號輸入端、起始信號輸出端、所述第一電平輸入端和所述第二電平輸入端連接，用于在所述上拉節(jié)點、所述下拉節(jié)點和所述第二時鐘信號輸入端的控制下，控制所述起始信號輸出端與所述第一電平輸入端連接或控制所述起始信號輸出端與所述第二電平輸入端連接；

n為大于1而小于等于N的整數(shù)。

本發(fā)明實施例所述的起始信號生成電路通過現(xiàn)有的陣列基板上存在的GOA電路工作需要的端子：時鐘信號輸入端、第一電平輸入端和第二電平輸入端，即可生成起始起始信號，從而解決了現(xiàn)有技術(shù)中為了提供起始信號還需設(shè)置額外的起始信號輸出端，從而需要增加相應(yīng)的起始信號走線的問題。

本發(fā)明實施例所述的起始信號生成電路通過現(xiàn)有的陣列基板上已經(jīng)存在GOA電路工作需要的端子即可提供起始信號，節(jié)省了額外的起始信號輸出端和起始信號走線的空間。

下面以N等于3為例結(jié)合附圖來說明本發(fā)明實施例所述的起始信號生成電路。

本發(fā)明實施例所述的起始信號生成電路，用于為GOA電路提供起始信號，所述GOA電路分別與6個時鐘信號輸入端、第一電平輸入端和第二電平輸入端連接；

如圖1所示，所述起始信號生成電路包括：

下拉節(jié)點控制單元11，分別與下拉節(jié)點PD和上拉節(jié)點PU連接，用于在所述上拉節(jié)點PU的控制下控制所述下拉節(jié)點PD的電位；

上拉控制節(jié)點控制單元12，分別與第一時鐘信號輸入端CLK1、第二時鐘信號輸入端CLK2、第四時鐘信號輸入端CLK4、第六時鐘信號輸入端CLK6和上拉控制節(jié)點PUCN連接，用于在第一時鐘信號輸入端CLK1、第二時鐘信號輸入端CLK2、第四時鐘信號輸入端CLK4和第六時鐘信號輸入端CLK6的控制下控制所述上拉控制節(jié)點PUCN的電位；

上拉節(jié)點控制單元13，分別與所述上拉節(jié)點PU、所述上拉控制節(jié)點PUCN、所述下拉節(jié)點PD和所述第二時鐘信號輸入端CLK2連接，用于在所述上拉控制節(jié)點PUCN、所述下拉節(jié)點PD和所述第二時鐘信號輸入端CLK3的控制下，控制所述上拉節(jié)點PU的電位；

存儲單元14，連接于所述上拉節(jié)點PU與起始信號輸出端STV_OUT之間；以及，

起始信號輸出單元15，分別與所述上拉節(jié)點PU、所述下拉節(jié)點PD、所述第二時鐘信號輸入端CLK2、起始信號輸出端STV_OUT、第一電平輸入端VI1和第二電平輸入端VI2連接，用于在所述上拉節(jié)點PU、所述下拉節(jié)點PD和所述第二時鐘信號輸入端CLK2的控制下，控制所述起始信號輸出端STV_OUT與所述第一電平輸入端VI1連接或控制所述起始信號輸出端STV_OUT與所述第二電平輸入端VI2連接。

在實際操作時，當(dāng)本發(fā)明實施例所述的起始信號生成電路包括的晶體管都是n型晶體管時，第一電平為高電平，第二電平為低電平；當(dāng)本發(fā)明實施例所述的起始信號生成電路包括的晶體管都是p型晶體管時，第一電平為低電平，第二電平為高電平。

具體的，在每一幀顯示時間段內(nèi)，每個時鐘信號輸入端輸入的時鐘信號的周期T相等，相鄰后一個時鐘信號比相鄰前一個時鐘信號周期延遲T/2N。

當(dāng)N等于3時，CLK1、CLK2、CLK3、CLK4、CLK5和CLK6的波形如圖2所示；在每一幀顯示時間段內(nèi)，CLK1和CLK4反相，CLK2和CLK5反相，CLK3和CLK6反相，CLK1的周期、CLK2的周期、CLK3的周期、CLK4的周期、CLK5的周期和CLK6的周期都為T，CLK2比CLK1推遲T/6，CLK3比CLK2推遲T/6，CLK4比CLK3推遲T/6，CLK5比CLK4推遲T/6，CLK6比CLK5推遲T/6。

在圖2所示的時鐘信號的波形圖中，縱軸為電壓，橫軸為時間。

本發(fā)明實施例以N等于3舉例說明，但不以此為限，在實際操作時，N可以為大于或等于2的任何整數(shù)。

在實際操作時，所述下拉節(jié)點控制單元還分別與第一電平輸入端和第二電平輸入端連接，具體用于當(dāng)所述上拉節(jié)點的電位為第一電平時控制所述下拉節(jié)點與第二電平輸入端連接，當(dāng)所述上拉節(jié)點的電位為第二電平時控制所述下拉節(jié)點與所述第一電平輸入端連接；

所述上拉控制節(jié)點控制單元還與所述第二電平輸入端連接，具體用于在第一時鐘信號輸入端輸入第一電平而第二時鐘信號輸入端和第2n時鐘信號輸入端都輸入第二電平時控制所述上拉控制節(jié)點與所述第一時鐘信號輸入端連接，并用于當(dāng)所述第二時鐘信號輸入端輸入第一電平和/或第2n時鐘信號輸入端輸入第一電平時控制所述上拉控制節(jié)點與所述第二電平輸入端連接。

在實際操作時，所述上拉節(jié)點控制單元還分別與所述第一電平輸入端和所述第二電平輸入端連接，具體用于當(dāng)所述上拉控制節(jié)點的電位為第一電平時控制所述上拉節(jié)點與所述第一電平輸入端連接，并所述下拉節(jié)點的電位為第一電平和/或所述第二時鐘信號輸入端輸入第一電平時控制所述上拉節(jié)點與所述第二電平輸入端連接；

所述起始信號輸出單元具體用于當(dāng)所述上拉節(jié)點的電位為第一電平時控制所述起始信號輸出端與所述第一電平輸入端連接，并當(dāng)所述下拉節(jié)點的電位為第一電平和/或所述第二時鐘信號輸入端輸入第一電平時控制所述起始信號輸出端與所述第二電平輸入端連接。

如圖3所示，在圖2所示的起始信號生成電路的實施例的基礎(chǔ)上，

所述下拉節(jié)點控制單元11還分別與第一電平輸入端VI1和第二電平輸入端VI2連接，具體用于當(dāng)所述上拉節(jié)點PU的電位為第一電平時控制所述下拉節(jié)點PD與第二電平輸入端VI2連接，當(dāng)所述上拉節(jié)點PU的電位為第二電平時控制所述下拉節(jié)點PD與所述第一電平輸入端VI1連接；

所述上拉控制節(jié)點控制單元12還與所述第二電平輸入端VI2連接，具體用于在第一時鐘信號輸入端CLK1輸入第一電平而第二時鐘信號輸入端CLK2、第四時鐘信號輸入端CLK4和第六時鐘信號輸入端CLK6都輸入第二電平時控制所述上拉控制節(jié)點PUCN與所述第一時鐘信號輸入端CLK1連接，并用于當(dāng)所述第二時鐘信號輸入端CLK2、第四時鐘信號輸入端CLK4、第六時鐘信號輸入端CLK6中的至少一個輸入第一電平時控制所述上拉控制節(jié)點PUCN與所述第二電平輸入端VI2連接；

所述上拉節(jié)點控制單元13還分別與所述第一電平輸入端VI1和所述第二電平輸入端VI2連接，具體用于當(dāng)所述上拉控制節(jié)點PUCN的電位為第一電平時控制所述上拉節(jié)點PU與所述第一電平輸入端VI1連接，并所述下拉節(jié)點PD的電位為第一電平和/或所述第二時鐘信號輸入端CLK2輸入第一電平時控制所述上拉節(jié)點PU與所述第二電平輸入端VI2連接；

所述起始信號輸出單元15具體用于當(dāng)所述上拉節(jié)點PU的電位為第一電平時控制所述起始信號輸出端STV_OUT與所述第一電平輸入端VI1連接，并當(dāng)所述下拉節(jié)點PD的電位為第一電平和/或所述第二時鐘信號輸入端CLK2輸入第一電平時控制所述起始信號輸出端STV_OUT與所述第二電平輸入端VI2連接。

如圖4所示，本發(fā)明如圖3所示的起始信號生成電路的實施例在工作時(假設(shè)第一電平為高電平，第二電平為低電平)，

當(dāng)?shù)谝粫r鐘信號輸入端CLK1輸入高電平并第二時鐘信號輸入端CLK2、第四時鐘信號輸入端CLK4和第六時鐘信號輸入端CLK6都輸入低電平時，上拉控制節(jié)點控制單元12控制上拉控制節(jié)點PUCN與所述第一時鐘信號輸入端CLK1連接，從而使得PUCN的電位為高電平，上拉節(jié)點控制單元13在所述上拉控制節(jié)點PUCN的控制下控制上拉節(jié)點PU的電位為高電平；在所述上拉節(jié)點PU的控制下，下拉節(jié)點控制單元11控制下拉節(jié)點PD的電位為低電平；起始信號輸出單元15在所述上拉節(jié)點PU和所述下拉節(jié)點PD的控制下控制起始信號輸出端STV_OUT輸出高電平；

當(dāng)?shù)诙r鐘信號輸入端CLK2輸入高電平時，所述上拉控制節(jié)點控制單元12控制所述上拉控制節(jié)點PUCN與所述第二電平輸入端VI2連接，以使得PUCN的電位為低電平，上拉節(jié)點控制單元13在所述上拉控制節(jié)點PUCN和所述第二時鐘信號輸入端CLK2的控制下控制所述上拉節(jié)點PU的電位為低電平，下拉節(jié)點控制單元11在所述上拉節(jié)點PU的控制下控制所述下拉節(jié)點PD的電位為高電平，所述起始信號輸出單元15在所述上拉節(jié)點PU和所述下拉節(jié)點PD的控制下控制所述起始信號輸出端STV_OUT輸出低電平；

當(dāng)?shù)谒臅r鐘信號輸入端CLK4和/或第六時鐘信號輸入端CLK6輸入高電平時，所述上拉控制節(jié)點控制單元12繼續(xù)控制所述上拉控制節(jié)點PUCN與所述第二電平輸入端VI2連接，以使得PUCN的電位為低電平，上拉節(jié)點控制單元13在所述上拉控制節(jié)點PUCN的控制下控制所述上拉節(jié)點PU的電位維持為低電平，下拉節(jié)點控制單元11在所述上拉節(jié)點PU的控制下控制所述下拉節(jié)點PD的電位為高電平，所述起始信號輸出單元15在所述上拉節(jié)點PU和所述下拉節(jié)點PD的控制下控制所述起始信號輸出端STV_OUT輸出低電平。

具體的，所述下拉節(jié)點控制單元可以包括：

第一下拉節(jié)點控制晶體管，柵極與所述上拉節(jié)點連接，第一極與下拉控制節(jié)點連接，第二極與所述第二電平輸入端連接；

第二下拉節(jié)點控制晶體管，柵極與所述上拉節(jié)點連接，第一極與所述下拉節(jié)點連接，第二極與所述第二電平輸入端連接；

第三下拉節(jié)點控制晶體管，柵極和第一極都與所述第一電平輸入端連接，第二極與所述下拉控制節(jié)點連接；以及，

第四下拉節(jié)點控制晶體管，柵極與所述下拉控制節(jié)點連接，第一極與所述第一電平輸入端連接，第二極與所述下拉節(jié)點連接。

具體的，所述上拉控制節(jié)點控制單元可以包括：

上拉控制晶體管，柵極和第一極都與所述第一時鐘信號輸入端連接，第二極與所述上拉控制節(jié)點連接；

第一上拉控制節(jié)點控制晶體管，柵極與所述第二時鐘信號輸入端連接，第一極與所述上拉控制節(jié)點連接，第二極與所述第二電平輸入端連接；以及，

第n上拉控制節(jié)點控制晶體管，柵極與所述第2n時鐘信號輸入端連接，第一極與所述上拉控制節(jié)點連接，第二極與所述第二電平輸入端連接。

具體的，所述上拉節(jié)點控制單元可以包括：

第一上拉節(jié)點控制晶體管，柵極與所述上拉控制節(jié)點連接，第一極與所述第一電平輸入端連接，第二極與所述上拉節(jié)點連接；

第二上拉節(jié)點控制晶體管，柵極與所述下拉節(jié)點連接，第一極與所述上拉節(jié)點連接，第二極與所述第二電平輸入端連接；以及，

第三上拉節(jié)點控制晶體管，柵極與所述第二時鐘信號輸入端連接，第一極與所述上拉節(jié)點連接，第二極與所述第二電平輸入端連接。

具體的，所述起始信號輸出單元可以包括：

第一起始信號輸出晶體管，柵極與所述上拉節(jié)點連接，第一極與所述第一電平輸入端連接，第二極與所述起始信號輸出端連接；

第二起始信號輸出晶體管，柵極與所述下拉節(jié)點連接，第一極與所述起始信號輸出端連接，第二極與所述第二電平輸入端連接；以及，

第三起始信號輸出晶體管，柵極與所述第二時鐘信號輸入端連接，第一極與所述起始信號輸出端連接，第二極與所述第二電平輸入端連接。

下面通過一具體實施例來說明本發(fā)明所述的起始信號生成單元。

如圖5所示，本發(fā)明所述的起始信號生成單元的一具體實施例包括下拉節(jié)點控制單元、上拉控制節(jié)點控制單元、上拉節(jié)點控制單元、存儲單元和起始信號輸出單元；

所述下拉節(jié)點控制單元包括：

第一下拉節(jié)點控制晶體管MDC1，柵極與所述上拉節(jié)點PU連接，漏極與下拉控制節(jié)點PDCN連接，源極與低電平輸入端VSS連接；

第二下拉節(jié)點控制晶體管MDC2，柵極與所述上拉節(jié)點PU連接，漏極與所述下拉節(jié)點PD連接，源極與低電平輸入端VSS連接；

第三下拉節(jié)點控制晶體管MDC3，柵極和漏極都與高電平輸入端VGH連接，源極與所述下拉控制節(jié)點PDCN連接；以及，

第四下拉節(jié)點控制晶體管MDC4，柵極與所述下拉控制節(jié)點PDCN連接，漏極與高電平輸入端VGH連接，源極與所述下拉節(jié)點PD連接；

所述上拉控制節(jié)點控制單元可以包括：

上拉控制晶體管M120，柵極和漏極都與所述第一時鐘信號輸入端CLK1連接，源極與所述上拉控制節(jié)點PUCN連接；

第一上拉控制節(jié)點控制晶體管M121，柵極與所述第二時鐘信號輸入端CLK2連接，漏極與所述上拉控制節(jié)點PUCN連接，源極與低電平輸入端VSS連接；

第二上拉控制節(jié)點控制晶體管M122，柵極與所述第四時鐘信號輸入端CLK4連接，漏極與所述上拉控制節(jié)點PUCN連接，源極與低電平輸入端VSS連接；以及，

第三上拉控制節(jié)點控制晶體管M123，柵極與所述第六時鐘信號輸入端CLK6連接，漏極與所述上拉控制節(jié)點PUCN連接，源極與低電平輸入端VSS連接；

所述上拉節(jié)點控制單元包括：

第一上拉節(jié)點控制晶體管MUC1，柵極與所述上拉控制節(jié)點PUCN連接，漏極與高電平輸入端VGH連接，源極與所述上拉節(jié)點PU連接；

第二上拉節(jié)點控制晶體管MUC2，柵極與所述下拉節(jié)點PD連接，漏極與所述上拉節(jié)點PU連接，源極與低電平輸入端VSS連接；以及，

第三上拉節(jié)點控制晶體管MUC3，柵極與所述第二時鐘信號輸入端CLK2連接，漏極與所述上拉節(jié)點PU連接，源極與低電平輸入端VSS連接；

所述起始信號輸出單元包括：

第一起始信號輸出晶體管MO1，柵極與所述上拉節(jié)點PU連接，漏極與高電平輸入端VGH連接，源極與所述起始信號輸出端STV_OUT連接；

第二起始信號輸出晶體管MO2，柵極與所述下拉節(jié)點PD連接，漏極與所述起始信號輸出端STV_OUT連接，源極與低電平輸入端VSS連接；以及，

第三起始信號輸出晶體管MO3，柵極與所述第二時鐘信號輸入端CLK2連接，漏極與所述起始信號輸出端STV_OUT連接，源極與低電平輸入端VSS連接；

所述存儲單元包括：存儲電容C1，連接于上拉節(jié)點PU與起始信號輸出端STV_OUT之間。

在如圖5所示的具體實施例中，所有的晶體管都為n型晶體管，在實際操作時，該晶體管也可以為p型晶體管，僅需將各時鐘信號的時序反相，并將第一電平設(shè)置為低電平，將第二電平設(shè)置為高電平即可。

如圖4所示，本發(fā)明如圖5所示的起始信號生成電路的具體實施例在工作時，

在CLK1輸入高電平之前，MDC3和MDC4開啟，PDCN的電位和PD的電位為高電平，MU2和MO2開啟，PU的電位為低電平，STV_OUT輸出低電平；

當(dāng)CLK1輸入高電平，CLK2、CLK4和CLK6都輸入低電平時，M120和MU1都開啟，PU的電位變?yōu)楦唠娖?，MDC1和MDC2都開啟，PDCN的電位和PD的電位都變?yōu)榈碗娖?，MO1開啟，STV_OUT輸出高電平；STV_OUT開始輸出高電平的時間為一幀開啟的時間；

當(dāng)CLK2輸入高電平時，M121、MU3和MO3都開啟，PUCN的電位、PU的電位都為低電平，STV_OUT輸出低電平，MDC1和MDC2都關(guān)閉，PD的電位恢復(fù)為高電平，繼續(xù)對PU和STV_OUT進行復(fù)位，防止STV_OUT輸出高電平；

當(dāng)CLK4輸入高電平時，M122開啟，對PUCN的電位進行拉低，防止CLK1輸入高電平時開啟MU1，從而使得STV_OUT輸出低電平；

當(dāng)CLK6輸入高電平時，M123開啟，對PUCN的電位進行拉低，防止CLK1輸入高電平時開啟MU1，從而使得STV_OUT輸出低電平；

到下一幀顯示開始時，重復(fù)上述時序。

由上可知，只有在CLK1輸入高電平，而CLK2、CLK4和CLK6都輸入低電平時，STV_OUT輸出的起始信號的電位才會為高電平，即每一幀開啟的時間；當(dāng)起始信號為高電平時，接入該起始信號的GOA電路包括的第一行GOA單元的上拉節(jié)點PU的電位被拉高，保證GOA電路正常輸出。值得注意的是，第一行GOA單元接入的第一時鐘信號和第一行GOA單元中的上拉節(jié)點PU的電位同時變?yōu)楦唠娖?，第一行GOA單元輸出的柵極驅(qū)動信號維持為高電平的時間會增加，但不會影響后面行GOA單元的正常輸出，在具體實施時，可以將第一行GOA單元設(shè)置為Dummy(偽)GOA單元，也即第一行GOA單元并不驅(qū)動?xùn)啪€。

本發(fā)明實施例所述的起始信號生成電路的驅(qū)動方法，應(yīng)用于上述的起始信號生成電路，所述起始信號生成電路用于為GOA電路提供起始信號，所述GOA電路分別與2N個時鐘信號輸入端、第一電平輸入端和第二電平輸入端連接，N為大于1的整數(shù)；所述驅(qū)動方法包括：

當(dāng)?shù)谝粫r鐘信號輸入端輸入第一電平并第二時鐘信號輸入端和第2n時鐘信號輸入端都輸入第二電平時，上拉控制節(jié)點控制單元控制上拉控制節(jié)點與所述第一時鐘信號輸入端連接，上拉節(jié)點控制單元在所述上拉控制節(jié)點的控制下控制上拉節(jié)點的電位為第一電平；在所述上拉節(jié)點的控制下，下拉節(jié)點控制單元控制下拉節(jié)點的電位為第二電平；起始信號輸出單元在所述上拉節(jié)點和所述下拉節(jié)點的控制下控制起始信號輸出端輸出第一電平；

當(dāng)?shù)诙r鐘信號輸入端輸入第一電平時，所述上拉控制節(jié)點控制單元控制所述上拉控制節(jié)點與所述第二電平輸入端連接，上拉節(jié)點控制單元在所述上拉控制節(jié)點和所述第二時鐘信號輸入端的控制下控制所述上拉節(jié)點的電位為第二電平，下拉節(jié)點控制單元在所述上拉節(jié)點的控制下控制所述下拉節(jié)點的電位為第一電平，所述起始信號輸出單元在所述上拉節(jié)點和所述下拉節(jié)點的控制下控制所述起始信號輸出端輸出第二電平；

當(dāng)?shù)?n時鐘信號輸入端輸入第一電平時，所述上拉控制節(jié)點控制單元繼續(xù)控制所述上拉控制節(jié)點與所述第二電平輸入端連接，上拉節(jié)點控制單元在所述上拉控制節(jié)點的控制下控制所述上拉節(jié)點的電位維持為第二電平，下拉節(jié)點控制單元在所述上拉節(jié)點的控制下控制所述下拉節(jié)點的電位為第一電平，所述起始信號輸出單元在所述上拉節(jié)點和所述下拉節(jié)點的控制下控制所述起始信號輸出端輸出第二電平；

n為大于1而小于等于N的整數(shù)。

本發(fā)明實施例所述的柵極驅(qū)動裝置，包括GOA電路，還包括上述的起始信號生成電路；

所述起始信號生成電路與所述GOA電路連接，用于為所述GOA電路提供起始信號。

以上所述是本發(fā)明的優(yōu)選實施方式，應(yīng)當(dāng)指出，對于本技術(shù)領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明所述原理的前提下，還可以作出若干改進和潤飾，這些改進和潤飾也應(yīng)視為本發(fā)明的保護范圍。