本發(fā)明涉及顯示領(lǐng)域，特別涉及一種移位寄存器單元、陣列基板和顯示裝置。

背景技術(shù)：

陣列基板行驅(qū)動(Gate driver On Array，GOA)技術(shù)相較于傳統(tǒng)工藝而言，不僅節(jié)約了成本，實現(xiàn)顯示面板兩邊對稱的設(shè)計，還省去了芯片的綁定區(qū)域和例如扇出區(qū)的布線區(qū)域，有利于窄邊框設(shè)計的實現(xiàn)。同時，由于GOA技術(shù)可以省去行方向上的芯片綁定工藝，對整體的產(chǎn)能、良率提升也有很大的幫助。

現(xiàn)有的GOA設(shè)計中，移位寄存器單元內(nèi)設(shè)有控制信號輸出的第一節(jié)點和控制信號復(fù)位的第二節(jié)點，并通常會設(shè)計二極管連接方式的薄膜晶體管(Thin Film Transistor，TFT)來利用時鐘信號對第二節(jié)點進(jìn)行周期性復(fù)位。由此，該TFT會在時鐘信號的作用下長期處于開關(guān)交替的狀態(tài)，因而很容易出現(xiàn)大的閾值電壓漂移，影響第二節(jié)點的電位，導(dǎo)致本級輸出信號異常，并會在移位寄存器單元的級聯(lián)關(guān)系下將異常信號向下傳遞，造成大范圍的顯示異常。

目前行業(yè)內(nèi)為了解決這一問題，一般會通過分壓等手段降低上述TFT的柵極電壓，以減輕其閾值電壓漂移、增強移位寄存器單元的穩(wěn)定性。然而，降低柵極電壓所需要添加的TFT也會連接時鐘信號，因而仍然存在閾值電壓漂移的問題，長期作用下依然會造成輸出信號異常。即，現(xiàn)有手段只能在一定程度上緩解信號失真，而并不能解決由此造成的輸出信號異常的問題。

技術(shù)實現(xiàn)要素：

針對現(xiàn)有技術(shù)中的缺陷，本發(fā)明提供一種移位寄存器單元、陣列基板和顯示裝置，可以解決時鐘信號導(dǎo)致晶體管閾值電壓漂移，進(jìn)而引發(fā)輸出信號異常的問題。

第一方面，本發(fā)明提供了一種移位寄存器單元，包括：輸出端，用于控制所述輸出端處的信號輸出的第一節(jié)點，以及用于控制所述輸出端處和所述第一節(jié)點處的信號復(fù)位的第二節(jié)點，所述移位寄存器單元還包括：

第一晶體管，所述第一晶體管的柵極連接第三節(jié)點，源極和漏極中的一個連接第一時鐘信號線，另一個連接所述第二節(jié)點；

第二晶體管，所述第二晶體管的柵極連接所述第三節(jié)點，源極和漏極中的一個連接所述第三節(jié)點，另一個連接所述第一時鐘信號線；

分別連接所述第三節(jié)點和第二時鐘信號線的充電模塊，用于在第二時鐘信號線上為有效電平時將所述第三節(jié)點處置為有效電平；

分別連接所述第三節(jié)點和所述第一時鐘信號線的存儲模塊，用于在所述第三節(jié)點通過所述第二晶體管對所述第一時鐘信號線進(jìn)行放電時存儲所述第二晶體管的閾值電壓，并在所述第一時鐘信號線通過所述第一晶體管變更所述第二節(jié)點處的電平時利用已存儲的閾值電壓補償所述第一晶體管的閾值電壓；

其中，所述第一晶體管和所述第二晶體管的閾值電壓相同；所述第一時鐘信號線上和所述第二時鐘信號線上分別加載正相時鐘信號和反相時鐘信號中的一個。

在一種可能的實現(xiàn)方式中，在同一次時鐘翻轉(zhuǎn)的過程中，所述第一時鐘信號線上由有效電平轉(zhuǎn)為無效電平的時刻早于所述第二時鐘信號線上由無效電平轉(zhuǎn)為有效電平的時刻。

在一種可能的實現(xiàn)方式中，所述存儲模塊包括第一電容，所述第一電容的第一端連接所述第三節(jié)點，第二端連接所述第一時鐘信號線。

在一種可能的實現(xiàn)方式中，所述充電模塊包括第三晶體管，所述第三晶體管的柵極連接所述第二時鐘信號線，源極和漏極中的一個連接所述第二時鐘信號線，另一個連接所述第三節(jié)點。

在一種可能的實現(xiàn)方式中，所述移位寄存器單元還包括：

第四晶體管，所述第四晶體管的柵極連接所述第一節(jié)點，源極和漏極中的一個連接所述第二時鐘信號線，另一個連接所述輸出端；

第二電容，所述第二電容的第一端連接所述第一節(jié)點，第二端連接所述輸出端。

在一種可能的實現(xiàn)方式中，所述移位寄存器單元還具有輸入端和復(fù)位端，所述移位寄存器單元還包括：

第五晶體管，所述第五晶體管的柵極連接所述輸入端，源極和漏極中的一個連接所述輸入端，另一個連接所述第一節(jié)點；

第六晶體管，所述第六晶體管的柵極連接所述復(fù)位端，源極和漏極中的一個連接所述第一節(jié)點，另一個連接無效電平電壓線；

第七晶體管，所述第七晶體管的柵極連接所述復(fù)位端，源極和漏極中的一個連接所述輸出端，另一個連接無效電平電壓線。

在一種可能的實現(xiàn)方式中，所述移位寄存器單元還包括：

所述第八晶體管，所述第八晶體管的柵極連接所述第一時鐘信號線，源極和漏極中的一個連接所述輸入端，另一個連接所述第一節(jié)點；

所述第九晶體管，所述第九晶體管的柵極連接所述第一時鐘信號線，源極和漏極中的一個連接所述輸出端，另一個連接所述無效電平電壓線。

在一種可能的實現(xiàn)方式中，所述移位寄存器單元還包括：

第十晶體管，所述第十晶體管的柵極連接所述第二節(jié)點，源極和漏極中的一個連接所述第一節(jié)點，另一個連接無效電平電壓線；

第十一晶體管，所述第十一晶體管的柵極連接所述第二節(jié)點，源極和漏極中的一個連接所述輸出端，另一個連接無效電平電壓線；

第十二晶體管，所述第十二晶體管的柵極連接所述第一節(jié)點，源極和漏極中的一個連接所述第二節(jié)點，另一個連接無效電平電壓線

第二方面，本發(fā)明還提供了一種陣列基板，包括上述任意一種的移位寄存器單元。

第三方面，本發(fā)明還提供了一種顯示裝置，包括顯示面板和上述任意一種的陣列基板。

由上述技術(shù)方案可知，由于第一晶體管與第二晶體管的柵極連接同樣的信號，并且具有相同的閾值電壓，因此可以認(rèn)為其閾值電壓漂移狀況是等同的。從而，本發(fā)明中的存儲模塊可以在充電模塊的配合下存儲第二晶體管的閾值電壓，來進(jìn)行第一晶體管的閾值電壓補償，因而可以從根本上消除第一晶體管的閾值電壓漂移對第二節(jié)點處電位的影響，解決由此引發(fā)的輸出信號異常的問題。相比于現(xiàn)有技術(shù)，本發(fā)明可以提升移位寄存器單元的穩(wěn)定性，實現(xiàn)更優(yōu)的產(chǎn)品性能。

附圖說明

為了更清楚地說明本發(fā)明實施例中的技術(shù)方案，下面將對實施例描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。

圖1是本發(fā)明一個實施例提供的移位寄存器單元的結(jié)構(gòu)框圖；

圖2是圖1所示的移位寄存器單元的電路時序圖；

圖3是本發(fā)明一個實施例提供的移位寄存器單元的電路結(jié)構(gòu)圖；

圖4是圖3所示的移位寄存器單元的電路時序圖；

圖5是本發(fā)明又一實施例提供的移位寄存器單元的電路時序圖。

具體實施方式

為使本發(fā)明的目的、技術(shù)方案和優(yōu)點更加清楚，下面將結(jié)合附圖對本發(fā)明實施方式作進(jìn)一步地詳細(xì)描述。

圖1是本發(fā)明一個實施例提供的移位寄存器單元的結(jié)構(gòu)框圖。參見圖1，該移位寄存器單元包括輸出端OUT，用于控制輸出端OUT處的信號輸出的第一節(jié)點PU，以及用于控制輸出端OUT處和第一節(jié)點PU處的信號復(fù)位的第二節(jié)點PD。在一個示例中，第一節(jié)點PU處的高電平和低電平分別可以導(dǎo)通和截斷輸出端OUT與高電平電壓線之間的連接，從而實現(xiàn)信號輸出的控制；第二節(jié)點PD處的高電平和低電平分別可以導(dǎo)通和截斷輸出端OUT與低電平電壓線之間的連接以及第一節(jié)點PU與低電平電壓線之間的連接，從而實現(xiàn)信號復(fù)位的控制。在實施時，可以參照相關(guān)技術(shù)中的控制信號輸出的第一節(jié)點的設(shè)置方式設(shè)置上述第一節(jié)點PU，并參照相關(guān)技術(shù)中的控制信號復(fù)位的第二節(jié)點的設(shè)置方式設(shè)置上述第二節(jié)點PD，本實施例對此不作具體限制。

參見圖1，上述移位寄存器單元還包括第一晶體管M1、第二晶體管M2、存儲模塊11和充電模塊12，其中：

第一晶體管M1和第二晶體管M2為閾值電壓相同的N型晶體管，即可以在柵極連接高電平電壓時形成源極與漏極之間的導(dǎo)通電流。第一晶體管M1的柵極連接第三節(jié)點NET1，源極和漏極中的一個連接第一時鐘信號線CK1，另一個連接第二節(jié)點PD。第二晶體管M2的柵極連接第三節(jié)點NET1，源極和漏極中的一個連接第三節(jié)點NET1，另一個連接第一時鐘信號線CK1。其中，第一時鐘信號線CK1上和第二時鐘信號線CK2上分別加載正相時鐘信號CLK和反相時鐘信號CLKB中的一個。

上述充電模塊12分別連接第三節(jié)點NET1和第二時鐘信號線CK2，該充電模塊12用于在第二時鐘信號線CK2上為高電平時將第三節(jié)點NET1處置為高電平。上述存儲模塊11分別連接第三節(jié)點NET1和第一時鐘信號線CK1，該存儲模塊11用于在第三節(jié)點NET1通過第二晶體管M2對第一時鐘信號線CK1進(jìn)行放電時存儲第二晶體管M2的閾值電壓，并在第一時鐘信號線CK1通過第一晶體管M1上拉第二節(jié)點PD處的電位時利用已存儲的閾值電壓補償?shù)谝痪w管M1的閾值電壓。

需要說明的是，上述高電平與低電平是相對于彼此而言較高和較低的兩個預(yù)設(shè)電位或預(yù)設(shè)電位范圍，并且在不同的電路節(jié)點處可以有不同的設(shè)置方式，本領(lǐng)域技術(shù)人員可以根據(jù)應(yīng)用需求進(jìn)行設(shè)置，本發(fā)明對此不做限制。

可以看出，由于第一晶體管M1與第二晶體管M2的柵極連接同樣的信號，并且具有相同的閾值電壓，因此可以認(rèn)為其閾值電壓漂移狀況是等同的。從而，上述存儲模塊11可以在充電模塊12的配合下存儲第二晶體管M2的閾值電壓，來進(jìn)行第一晶體管M1的閾值電壓補償，使得第一晶體管M1的閾值電壓漂移不會對第二節(jié)點PD的上拉造成影響，因而可以從根本上消除晶體管的閾值電壓漂移對下拉節(jié)點處電位的影響，解決由此引發(fā)的輸出信號異常的問題。

作為一種示例，圖2是圖1所示的移位寄存器單元的電路時序圖。參見圖2，第一時鐘信號線CK1上加載有占空比小于50％的反相時鐘信號，第二時鐘信號線CK2上加載有占空比小于50％的正相時鐘信號(作為一種示例，正相時鐘信號和反相時鐘信號的占空比可以都為40％)。并且，在同一次時鐘翻轉(zhuǎn)的過程中，第二時鐘信號線CK2上由高電平轉(zhuǎn)為低電平的時刻早于第一時鐘信號線CK1上由低電平轉(zhuǎn)為高電平的時刻，例如圖2中一個第二時鐘信號線CK2上由高電平轉(zhuǎn)為低電平的第一時刻t1，早于第一時鐘信號線CK1上由低電平轉(zhuǎn)為高電平的第二時刻t2，第一時刻t1到第二時刻t2的時間即為一次時鐘翻轉(zhuǎn)的過程。參見圖1和圖2，基于這樣的時鐘信號，上述移位寄存器單元在一個時鐘周期內(nèi)的工作流程如下所述：

第一階段Ⅰ中：第一時鐘信號線CK1上加載低電平，第二時鐘信號線CK2上加載高電平，此時充電模塊12將第三節(jié)點NET1置為一個高電平的初始電壓Vini，并使得第一晶體管M1和第二晶體管M2都開啟。此時，由于第二晶體管M2開啟，存在由第三節(jié)點NET1流向第一時鐘信號線CK1的電流。因此，第一階段I內(nèi)第三節(jié)點NET1處能夠維持在初始電壓Vini上，是充電模塊12的電位上拉作用與第二晶體管M2的電位下拉作用之間動態(tài)平衡的結(jié)果。容易理解的是，初始電壓Vini顯然需要高于第一晶體管M1和第二晶體管M2的閾值電壓Vth才能使第三節(jié)點NET1達(dá)到高電平。如圖2所示，本實施例中的初始電壓Vini高于時鐘信號的低電平電壓V0(即電路的參考電壓，為敘述方便，設(shè)其數(shù)值為零)和兩個晶體管的閾值電壓Vth，并且低于時鐘信號的高電平電壓Vck。

第二階段Ⅱ中：第一時鐘信號線CK1上仍為低電平，第二時鐘信號線CK2上由高電平轉(zhuǎn)為低電平，此時充電模塊12停止上拉第三節(jié)點NET1處的電位，使得第三節(jié)點NET1通過第二晶體管M2對第一時鐘信號線CK1進(jìn)行放電。根據(jù)晶體管的器件特性可知，放電過程將會一直持續(xù)到第三節(jié)點NET1處的電壓比第一時鐘信號線CK1上的低電平電壓V0高出Vth為止，從而存儲模塊11可以存儲此時第三節(jié)點NET1與第一時鐘信號線CK1之間的電壓差Vth，以用于后續(xù)過程中的閾值電壓補償。

第三階段Ⅲ中：第二時鐘信號線CK2上仍為低電平，第一時鐘信號線CK1上由低電平轉(zhuǎn)為高電平，此時存儲模塊11可以通過保持第三節(jié)點NET1與第一時鐘信號線CK1之間的電壓差Vth，使得第三節(jié)點NET1處跳變?yōu)榇笮〉扔赩ck+Vth的高電平電壓，從而使得第一晶體管M1和第二晶體管M2都開啟。此時，第三節(jié)點NET1與第一時鐘信號線CK1之間的電壓差仍保持為Vth，所以第二晶體管M2不會在第三節(jié)點NET1與第一時鐘信號線CK1之間形成電流。由于不存在電流的流入和流出，所以此階段內(nèi)第三節(jié)點NET1處會一直保持在大小等于Vck+Vth的高電平電壓上。

如上所述，在第三階段Ⅲ中第一晶體管M1會在第三節(jié)點NET1的高電平電壓作用下開啟，能夠形成從第一時鐘信號線CK1流向第二節(jié)點PD的電流。即，第一時鐘信號線CK1能夠通過第一晶體管M1上拉第二節(jié)點PD處的電位，上拉電流Ids的大小可以表示為：

式中，載流子遷移率μ和單位面積柵絕緣層的電容值C_ox通常是由形成材料決定的，溝道寬長比W/L是由晶體管內(nèi)部結(jié)構(gòu)決定的，這里均可以視為常數(shù)。而由于閾值電壓Vth的相互抵消，上拉電流Ids不再與第一晶體管M1和第二晶體管M2的閾值電壓Vth的大小有關(guān)，即實現(xiàn)了存儲單元11所存儲的閾值電壓對第一晶體管M1的閾值電壓補償。

第四階段Ⅳ中：第二時鐘信號線CK2上仍為低電平，第一時鐘信號線CK1上由高電平轉(zhuǎn)為低電平，此時存儲模塊11可以通過保持第三節(jié)點NET1與第一時鐘信號線CK1之間的電壓差Vth，使得第三節(jié)點NET1處跳變?yōu)榇笮〉扔赩th的低電平電壓?？衫斫獾氖?，在進(jìn)入下一個第一階段Ⅰ時，第三節(jié)點NET1處又會在充電模塊12的作用下被置為初始電壓Vini，從而重復(fù)上述第一階段I至第四階段Ⅳ的過程。

可以看出的是，基于上述第二晶體管M2、上述存儲模塊11和上述充電模塊12組成的電路結(jié)構(gòu)，可以在通過第一晶體管M1上拉第二節(jié)點PD處電位時消除第一晶體管M1的閾值電壓所造成的影響，使得第一晶體管M1的閾值電壓漂移不會對第二節(jié)點PD的上拉造成影響，因而可以從根本上消除晶體管的閾值電壓漂移對下拉節(jié)點處電位的影響，解決由此引發(fā)的輸出信號異常的問題。相比于現(xiàn)有技術(shù)而言，本發(fā)明可以提升移位寄存器單元的穩(wěn)定性，實現(xiàn)更優(yōu)的產(chǎn)品性能。

關(guān)于圖2所示的電路時序，需要說明的是：為了使第三節(jié)點NET1處能在第三階段Ⅲ之前達(dá)到閾值電壓Vth的大小，第二階段Ⅱ的時長需要不短于第三節(jié)點NET1從初始電壓Vini降至閾值電壓Vth這一過程需要的時間長短。由于該過程需要的時間長短與(Vini-Vth)的大小、第二晶體管M2的形成材料和結(jié)構(gòu)等因素都有關(guān)系，因此在實施時可以根據(jù)這些因素設(shè)置第一時鐘信號線CK1和第二時鐘信號線CK2上的時鐘信號(比如設(shè)置包括占空比的參量)，使得同一次時鐘翻轉(zhuǎn)的過程中第二時鐘信號線上由高電平轉(zhuǎn)為低電平的時刻與第一時鐘信號線上由低電平轉(zhuǎn)為高電平的時刻之間的時間差大于第三節(jié)點從初始電壓降至閾值電壓所需要的時間，從而進(jìn)一步提升移位寄存器單元的工作穩(wěn)定性。然而由于第一時鐘信號線CK1上由低電平轉(zhuǎn)為高電平也是需要時間的，而且這一時間可能大于第三節(jié)點從初始電壓降至閾值電壓所需要的時間，因而在此情況下可將正向時鐘信號和反相時鐘信號設(shè)置為占空比50％且彼此嚴(yán)格反相，同樣可以實現(xiàn)上述第一階段Ⅰ到第四階段Ⅳ所述的過程。

圖3是本發(fā)明一個實施例提供的移位寄存器單元的電路結(jié)構(gòu)圖。參見圖3，本發(fā)明實施例的移位寄存器單元不僅具有輸出端OUT，還具有輸入端IN和復(fù)位端Reset，外部信號線除了第一時鐘信號線CK1和第二時鐘信號線CK2之外還包括低電平電壓線Vss。

參見圖3，存儲模塊11具體包括第一電容C1，該第一電容C1的第一端連接第三節(jié)點NET1，第二端連接第一時鐘信號線CK1。由此，可以利用電容能夠存儲電荷以及兩端電壓不會發(fā)生突變的性質(zhì)實現(xiàn)上述存儲模塊11的功能，包括：在上述第一階段Ⅰ中通過充電使兩端電壓變?yōu)槌跏茧妷篤ini，在上述第二階段Ⅱ中通過放電使兩端電壓降為閾值電壓Vth，并在第三階段Ⅲ中將兩端電壓保持為閾值電壓Vth。

參見圖3，充電模塊12具體包括第三晶體管M3，該第三晶體管M3的柵極連接第二時鐘信號線CK2，源極和漏極中的一個連接第二時鐘信號線CK2，另一個連接第三節(jié)點NET1。由此，可以利用二極管連接方式的晶體管實現(xiàn)上述充電模塊12的功能，包括：在上述第一階段Ⅰ中在第二時鐘信號線CK2上的高電平電壓的作用下將第三節(jié)點NET1處置為初始電壓Vini，在上述第二階段Ⅱ和第三階段Ⅲ中斷開第二時鐘信號線CK2與第三節(jié)點NET1之間的連接。

參見圖3，上述移位寄存器單元還包括第四晶體管M4和第二電容C2，該第四晶體管M4的柵極連接第一節(jié)點PU，源極和漏極中的一個連接第二時鐘信號線CK2，另一個連接輸出端OUT；該第二電容C2的第一端連接第一節(jié)點PU，第二端連接輸出端OUT?；诘谒木w管M4和第二電容C2所組成的電路結(jié)構(gòu)，能夠?qū)崿F(xiàn)第一節(jié)點PU處電位控制下的自舉式的信號輸出，有利于提升信號輸出質(zhì)量，優(yōu)化電路性能。

參見圖3，上述移位寄存器單元還包括第五晶體管M5、第六晶體管M6和第七晶體管M7，該第五晶體管M5的柵極連接輸入端IN，源極和漏極中的一個連接輸入端IN，另一個連接第一節(jié)點PU；該第六晶體管M6的柵極連接復(fù)位端Reset，源極和漏極中的一個連接第一節(jié)點PU，另一個連接低電平電壓線Vss；該第七晶體管M7的柵極連接復(fù)位端Reset，源極和漏極中的一個連接輸出端OUT，另一個連接低電平電壓線Vss。基于第五晶體管M5，能夠?qū)崿F(xiàn)輸入端IN處電位控制下的第一節(jié)點PU的上拉?；诘诹w管M6和第七晶體管M7所組成的電路結(jié)構(gòu)，能夠?qū)崿F(xiàn)復(fù)位端Reset處電位控制下的第一節(jié)點PU處和輸出端OUT處的信號復(fù)位。

參見圖3，上述移位寄存器單元還包括第八晶體管M8和第九晶體管M9，該第八晶體管M8的柵極連接第一時鐘信號線CK1，源極和漏極中的一個連接輸入端IN，另一個連接第一節(jié)點PU；該第九晶體管M9的柵極連接第一時鐘信號線CK1，源極和漏極中的一個連接輸出端OUT，另一個連接低電平電壓線Vss。基于第八晶體管M8和第九晶體管M9所組成的電路結(jié)構(gòu)，能夠利用第一時鐘信號線CK1輔助進(jìn)行第一節(jié)點PU處的電位上拉和輸出端OUT處的信號復(fù)位，有利于減小信號時延，提升電路性能。

參見圖3，上述移位寄存器單元還包括第十晶體管M10、第十一晶體管M11和第十二晶體管M12，該第十晶體管M10的柵極連接第二節(jié)點PD，源極和漏極中的一個連接第一節(jié)點PU，另一個連接低電平電壓線Vss；該第十一晶體管M11的柵極連接第二節(jié)點PD，源極和漏極中的一個連接輸出端OUT，另一個連接低電平電壓線Vss；該第十二晶體管M12的柵極連接第一節(jié)點PU，源極和漏極中的一個連接第二節(jié)點PD，另一個連接低電平電壓線Vss。

需要說明的是，圖3中示出的晶體管均為N型晶體管，即可以通過相同制作工藝形成以降低制造成本。根據(jù)晶體管具體類型的不同，可以設(shè)置其源極和漏極分別所具有的連接關(guān)系，以與流過晶體管的電流的方向相匹配；在晶體管具有源極與漏極對稱的結(jié)構(gòu)時，源極和漏極可以視為不作特別區(qū)分的兩個電極。

圖4是圖3所示的移位寄存器單元的電路時序圖。參見圖4，上述移位寄存器單元的工作階段主要包括輸入時段Tn-1、輸出時段Tn和復(fù)位時段Tn+1。參見圖3和圖4，上述移位寄存器單元的工作原理簡述如下：

輸入時段Tn-1之前，第一晶體管M1、第二晶體管M2、第三晶體管M3和第四晶體管M4所組成的電路結(jié)構(gòu)能夠按照圖2所示的時序，在每一個時鐘周期的第三階段Ⅲ內(nèi)上拉第二節(jié)點PD處的電位，使得第二節(jié)點PD處一直保持高電平。在第二節(jié)點PD處高電平的作用下，第十晶體管M10和第十一晶體管M11能將第一節(jié)點PU處和輸出端OUT處保持為低電平電壓線Vss提供的低電平，移位寄存器單元不進(jìn)行信號的輸出。

輸入時段Tn-1中，輸入端IN處轉(zhuǎn)為高電平，此時第一時鐘信號線CK1上為高電平，第二時鐘信號線CK2上為低電平，第五晶體管M5和第八晶體管M8處于開啟狀態(tài)，使得第一節(jié)點PU處被上拉至輸入端IN處提供的高電平；同時第九晶體管M9也處于開啟狀態(tài)，使得輸出端OUT處被保持為低電平電壓線Vss提供的低電平。在第一節(jié)點PU處的高電平作用下，第四晶體管M4和第十二晶體管M12處于開啟狀態(tài)，使得第二節(jié)點PD處被強制置為低電平電壓線Vss提供的低電平(可以例如通過設(shè)置第十二晶體管M12的寬長比大于第一晶體管M1的寬長比實現(xiàn))，同時第二時鐘信號線CK2與輸出端OUT之間導(dǎo)通。該時段中，第二電容C2兩端在充電結(jié)束后具有了大小約等于Vck的電位差。

輸入時段Tn-1與輸出時段Tn之間，第一時鐘信號線CK1上由高電平轉(zhuǎn)為低電平，第五晶體管M5和第八晶體管M8關(guān)閉，停止對第一節(jié)點PU處的電位上拉；第九晶體管M9關(guān)閉，停止對輸出端OUT處的電位下拉，從而移位寄存器單元內(nèi)除第三節(jié)點NET1處之外的其他電路節(jié)點均保持原有電位，移位寄存器單元不進(jìn)行信號的輸出。

輸出時段Tn中，第一時鐘信號線CK1上仍為低電平，第二時鐘信號線CK2上由低電平轉(zhuǎn)為高電平，使得第一節(jié)點PU處在第二電容C2的電荷保持作用下跳變?yōu)榇笮〖s等于兩倍Vck的電壓。從而，第四晶體管M4工作在飽和區(qū)，以一很大的上拉電流上拉輸出端OUT處的電位，使得輸出端OUT處很快被置為高電平，實現(xiàn)上述自舉式的信號輸出。該時段內(nèi)，第二節(jié)點PD處仍在第十二晶體管M12的下拉作用下保持為低電平，第三節(jié)點NET1處在上述第一階段Ⅰ中被置為初始電壓Vini。

輸出時段Tn與復(fù)位時段Tn+1之間，第二時鐘信號線CK2上由高電平轉(zhuǎn)為低電平，第一節(jié)點PU處的電位跳變回輸入時段Tn-1時的狀態(tài)，輸出端OUT處會在開啟的第四晶體管M4的作用下被置為低電平。同時，第三節(jié)點NET1處在上述第二階段Ⅱ中降低至閾值電壓Vth，即完成了閾值電壓的存儲。

復(fù)位時段Tn+1中，第二時鐘信號線CK2上仍為低電平，第一時鐘信號線CK1上由低電平轉(zhuǎn)為高電平，同時復(fù)位端Reset處轉(zhuǎn)為高電平，使得第六晶體管M6和第七晶體管M7開啟，將第一節(jié)點PU處和輸出端OUT處置為低電平電壓線Vss提供的低電平。由此，第四晶體管M4關(guān)閉，中斷第二時鐘信號線CK2與輸出端OUT之間的導(dǎo)通；第十二晶體管M12關(guān)閉，停止對第二節(jié)點PD處電位的下拉。第三節(jié)點NET1處在上述第三階段Ⅲ被置為大小等于(Vck+Vth)的高電平電壓，使得第一晶體管M1在不受閾值電壓影響的情況下將第二節(jié)點PD處上拉至高電平。從而，第十晶體管M10和第十一晶體管M11開啟，將第一節(jié)點PU處和輸出端OUT處保持為低電平電壓線Vss提供的低電平。該階段中，第八晶體管M8和第九晶體管M9也處于開啟狀態(tài)，使得第一節(jié)點PU處能被保持為輸入端IN處提供的低電平，輸出端OUT處保持為低電平電壓線Vss提供的低電平。在上述多方面的共同作用下，第一節(jié)點PD處和輸出端OUT處完成信號的復(fù)位，移位寄存器單元回到與輸入時段Tn-1之前相同的工作狀態(tài)。

可以看出，圖3所示的移位寄存器單元的電路結(jié)構(gòu)可以在圖4所示的電路時序下實現(xiàn)其功能，可以作為電路重復(fù)單元組成柵極驅(qū)動器，實現(xiàn)陣列基板上的行驅(qū)動。同時可以看出，由于第一晶體管M1與第二晶體管M2的柵極連接同樣的信號，并且具有相同的閾值電壓，因此可以認(rèn)為其閾值電壓漂移狀況是等同的。從而可以通過對第一晶體管M1的閾值電壓補償，從根本上消除第一晶體管M1的閾值電壓漂移對第二節(jié)點PD處電位的影響，解決由此引發(fā)的輸出信號異常的問題。相比于現(xiàn)有技術(shù)，本發(fā)明實施例可以提升移位寄存器單元的穩(wěn)定性，實現(xiàn)更優(yōu)的產(chǎn)品性能。

為了便于理解，上述實施例均是以高電平作為有效電平、低電平作為無效電平進(jìn)行說明的。當(dāng)然，實施時在也可以采用低電平作為有效電平、高電平作為無效電平的設(shè)置。具體地，可以在上述實施例的基礎(chǔ)上進(jìn)行如下變更：將圖3中的晶體管全部設(shè)置為P型晶體管，將低電平電壓線Vss替換為輸出高電平的無效電平電壓線，并將圖4所示的電路時序變更為圖5所示的電路時序。容易理解的是，這樣的變更會使得電路工作原理中的高電平變?yōu)榈碗娖健⒌碗娖阶優(yōu)楦唠娖?，電位上拉變?yōu)殡娢幌吕?、電位下拉變?yōu)殡娢簧侠?，而電路工作原理的實質(zhì)則保持不變。因此，變更后的電路結(jié)構(gòu)、電路時序和電路工作原理可以比照上述實施例進(jìn)行理解，在此不再贅述。可以看出，變更后的移位寄存器單元也能夠解決由第一晶體管的閾值電壓漂移而引發(fā)的輸出信號異常的問題，并相比于現(xiàn)有技術(shù)可以提升移位寄存器單元的穩(wěn)定性，實現(xiàn)更優(yōu)的產(chǎn)品性能。

基于同樣的發(fā)明構(gòu)思，本發(fā)明實施例還提供了一種陣列基板，該陣列基板包括上述任意一種的移位寄存器單元。在一個示例中，該陣列基板在顯示區(qū)域之外設(shè)置有若干個柵極驅(qū)動電路，每個柵極驅(qū)動電路均包括若干級的上述任意一種的移位寄存器單元。在每個柵極驅(qū)動電路中：除第一級移位寄存器單元之外，任一級移位寄存器單元的輸入端均與上一級移位寄存器單元的輸出端相連；除第一級移位寄存器單元之外，任一級移位寄存器單元的輸出端均與上一級移位寄存器單元的復(fù)位端相連。而且為了實現(xiàn)正確的信號時序，奇數(shù)級的移位寄存器單元所連接的第一時鐘信號線是偶數(shù)級的移位寄存器單元所連接的第二時鐘信號線，奇數(shù)級的移位寄存器單元所連接的第二時鐘信號線是偶數(shù)級移位寄存器單元所連接的第一時鐘信號線。即除第一級之外，任一級移位寄存器單元的時鐘信號的連接方式與上一級移位寄存器單元的相反?；谝莆患拇嫫鲉卧哂械姆€(wěn)定性，可提高陣列基板上電路的工作穩(wěn)定性，實現(xiàn)更優(yōu)的產(chǎn)品性能。

基于同樣的發(fā)明構(gòu)思，本發(fā)明實施例還提供了一種顯示裝置，該顯示裝置包括任一種陣列基板。本發(fā)明實施例中的顯示裝置可以為：手機、平板電腦、電視機、顯示器、筆記本電腦、數(shù)碼相框、導(dǎo)航儀等任何具有顯示功能的產(chǎn)品或部件?；陉嚵谢迳想娐返墓ぷ鞣€(wěn)定性，可提高顯示裝置的工作穩(wěn)定性，實現(xiàn)更優(yōu)的產(chǎn)品性能。

以上所述僅為本發(fā)明的較佳實施例，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護范圍之內(nèi)。