移位寄存器單元及驅(qū)動方法、柵極驅(qū)動電路和顯示裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及顯示技術(shù)領(lǐng)域，尤其涉及一種移位寄存器單元及驅(qū)動方法、柵極驅(qū)動電路和顯示裝置。
【背景技術(shù)】
[0002]隨著液晶顯示不斷的發(fā)展，高分辨率、窄邊框成為液晶顯示發(fā)展的趨勢，而柵極移位寄存器在顯示面板中的應(yīng)用，是實現(xiàn)窄邊框與高分辨率的重要方法之一。
[0003]TFT-LCD (Thin Film Transistor-Liquid Crystal Display 薄膜場效應(yīng)晶體管-液晶顯示器)的驅(qū)動器主要包括柵極驅(qū)動電路與數(shù)據(jù)驅(qū)動電路，而柵極驅(qū)動電路主要由多級移位寄存器單元組成，每一級移位寄存器單元均與一根柵線對接，通過移位寄存器單元的輸出信號，逐行掃描驅(qū)動像素TFT。但是現(xiàn)有的移位寄存器單元不能解決由于時鐘信號引起的耦合電壓的問題，不能在實現(xiàn)雙向掃描的同時使得噪音的干擾降到最低，采用的薄膜晶體管多，不利于實現(xiàn)窄邊框，成本高，良率低。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的主要目的在于提供一種移位寄存器單元及驅(qū)動方法、柵極驅(qū)動電路和顯示裝置，解決了現(xiàn)有技術(shù)中不能在實現(xiàn)閾值電壓補償以及雙向掃描的同時使得噪音的干擾降到最低，采用的薄膜晶體管多，不利于實現(xiàn)窄邊框的問題。
[0005]為了達到上述目的，本發(fā)明提供了一種移位寄存器單元，包括輸入端、柵極驅(qū)動信號輸出端和復(fù)位端，所述移位寄存器單元還包括:
[0006]上拉晶體管，柵極與上拉節(jié)點連接，第一極接入第一時鐘信號，第二極與所述柵極驅(qū)動信號輸出端連接；
[0007]下拉晶體管，柵極與下拉節(jié)點連接，第一極與所述柵極驅(qū)動信號輸出端連接，第二極接入第一低電平；
[0008]下拉節(jié)點控制模塊，接入所述第一低電平和所述第一時鐘信號，并分別與所述上拉節(jié)點和所述下拉節(jié)點連接，用于在每一顯示周期的預(yù)充電階段控制所述下拉節(jié)點的電位為低電位，在每一顯示周期的輸出階段控制該下拉節(jié)點的電位維持為低電位，還用于在每一顯示周期的第一放噪階段控制將所述下拉節(jié)點的電位上拉為高電位，從而控制所述下拉晶體管導(dǎo)通，使得所述柵極驅(qū)動信號輸出端輸出低電平；
[0009]上拉節(jié)點控制模塊，接入高電平、所述第一低電平和第二低電平，并分別與上拉節(jié)點、所述下拉節(jié)點、所述輸入端和所述復(fù)位端連接，用于在每一顯示周期的預(yù)充電階段控制所述上拉節(jié)點的電位被拉高為高電位，在每一顯示周期的輸出階段控制所述上拉節(jié)點的電位被進一步自舉拉高，從而控制所述上拉晶體管保持導(dǎo)通，使得所述柵極驅(qū)動信號輸出端輸出所述第一時鐘信號，在每一顯示周期的復(fù)位階段控制所述上拉節(jié)點的電位被拉低為低電位，并在每一顯示周期的第一放噪階段和第二放噪階段控制所述上拉節(jié)點的電位維持為低電位，從而控制所述上拉晶體管關(guān)斷；
[0010]以及，輸出放噪晶體管，柵極接入第二時鐘信號，第一極與所述柵極驅(qū)動信號輸出端連接，第二端接入所述第一低電平，在每一顯示周期的預(yù)充電階段、復(fù)位階段和第二放噪階段導(dǎo)通，以對所述柵極驅(qū)動信號輸出端進行放噪，使得所述柵極驅(qū)動信號輸出端輸出低電平；
[0011]所述第一時鐘信號和所述第二時鐘信號反相。
[0012]實施時，所述下拉節(jié)點控制模塊，還接入所述第二時鐘信號，用于在每一顯示周期的復(fù)位階段和第二放噪階段將所述下拉節(jié)點的電位拉高為高電位，從而通過所述上拉節(jié)點控制模塊進一步控制所述上拉節(jié)點的電位為低電位，通過所述輸出放噪晶體管進一步控制所述柵極驅(qū)動信號輸出端輸出低電平。
[0013]實施時，所述下拉節(jié)點控制模塊包括:
[0014]第一下拉節(jié)點控制晶體管，柵極與所述上拉節(jié)點連接，第一極與所述下拉節(jié)點連接，第二極接入所述第一低電平；
[0015]以及，下拉節(jié)點控制電容，連接于所述下拉節(jié)點和第一時鐘信號輸出端之間。
[0016]實施時，所述下拉節(jié)點控制模塊還包括:
[0017]第二下拉節(jié)點控制晶體管，柵極接入所述第二時鐘信號，第一極與所述下拉節(jié)點連接，第二極接入所述第二時鐘信號。
[0018]實施時，所述上拉節(jié)點控制模塊包括第一晶體管、第二晶體管、上拉節(jié)點控制晶體管和存儲電容，其中，
[0019]所述上拉節(jié)點控制晶體管，柵極與所述下拉節(jié)點連接，第一極接入所述第一低電平，第二極與所述上拉節(jié)點連接；
[0020]所述存儲電容，連接與所述上拉節(jié)點和所述柵極驅(qū)動信號輸出端之間；
[0021]在正向掃描時:所述第一晶體管，柵極與所述輸入端連接，第一極接入所述高電平，第二極與所述上拉節(jié)點連接；
[0022]所述第二晶體管，柵極與所述復(fù)位端連接，第一極與所述上拉節(jié)點連接，第二極接入所述第二低電平；
[0023]在反向掃描時:所述第一晶體管，柵極與所述復(fù)位端連接，第一極接入所述第二低電平，第二極與所述上拉節(jié)點連接；
[0024]所述第二晶體管，柵極與所述輸入端連接，第一極與所述上拉節(jié)點連接，第二極接入所述高電平。
[0025]本發(fā)明還提供了一種移位寄存器單元的驅(qū)動方法，應(yīng)用于上述的移位寄存器單元，所述驅(qū)動方法包括:在每一顯示周期內(nèi)，在正向掃描和反向掃描時:
[0026]在預(yù)充電階段，輸入端接入高電平，復(fù)位端接入低電平，第一時鐘信號為低電平，第二時鐘信號為高電平，上拉節(jié)點控制模塊控制上拉節(jié)點的電位被拉高為高電位，從而控制上拉晶體管導(dǎo)通，下拉節(jié)點控制模塊控制下拉節(jié)點的電位為低電位，從而控制下拉晶體管關(guān)斷，所述輸出放噪晶體管導(dǎo)通，柵極驅(qū)動信號輸出端輸出低電平，所述輸出放噪晶體管；
[0027]在輸出階段，所述輸入端接入低電平。所述復(fù)位端接入低電平，所述第一時鐘信號為高電平，所述第二時鐘信號為低電平，上拉節(jié)點控制模塊控制所述上拉節(jié)點的電位被進一步自舉拉高，從而控制所述上拉晶體管保持導(dǎo)通，使得所述柵極驅(qū)動信號輸出端輸出所述第一時鐘信號，下拉節(jié)點控制模塊控制該下拉節(jié)點的電位維持為低電位；
[0028]在復(fù)位階段，所述輸入端接入低電平，所述復(fù)位端接入高電平，所述第一時鐘信號為低電平，所述第二時鐘信號為高電平，上拉節(jié)點控制模塊控制所述上拉節(jié)點的電位被拉低為低電位，所述輸出放噪晶體管導(dǎo)通，以對所述柵極驅(qū)動信號輸出端進行放噪，使得所述柵極驅(qū)動信號輸出端輸出低電平；
[0029]在第一放噪階段，所述輸入端接入低電平，所述復(fù)位端接入低電平，所述第一時鐘信號為高電平，所述第二時鐘信號為低電平，上拉節(jié)點控制模塊控制所述上拉節(jié)點的電位維持為低電位，從而控制所述上拉晶體管關(guān)斷，下拉節(jié)點控制模塊控制將所述下拉節(jié)點的電位上拉為高電位，從而控制所述下拉晶體管導(dǎo)通，使得所述柵極驅(qū)動信號輸出端輸出低電平；
[0030]在第二放噪階段，所述輸入端接入低電平，所述復(fù)位端接入低電平，所述第一時鐘信號為低電平，所述第二時鐘信號為高電平，上拉節(jié)點控制模塊控制所述上拉節(jié)點的電位維持為低電位，從而控制所述上拉晶體管關(guān)斷，所述輸出放噪晶體管導(dǎo)通，以對所述柵極驅(qū)動信號輸出端進行放噪，使得所述柵極驅(qū)動信號輸出端輸出低電平。
[0031]實施時，本發(fā)明所述的移位寄存器單元的驅(qū)動方法還包括:在一顯示周期內(nèi)第二放噪階段結(jié)束后至下一顯示周期開始前，重復(fù)所述第一放噪階段和所述第二放噪階段。
[0032]實施時，本發(fā)明所述的移位寄存器單元的驅(qū)動方法還包括:
[0033]在每一顯示周期的復(fù)位階段和第二放噪階段，下拉節(jié)點控制模塊所述下拉節(jié)點的電位拉高為高電位，從而通過所述上拉節(jié)點控制模塊進一步控制所述上拉節(jié)點的電位為低電位，通過所述輸出放噪晶體管進一步控制所述柵極驅(qū)動信號輸出端輸出低電平。
[0034]本發(fā)明還提供了一種顯示裝置，包括上述的柵極驅(qū)動電路。
[0035]與現(xiàn)有技術(shù)相比，本發(fā)明所述的移位寄存器單元及驅(qū)動方法、柵極驅(qū)動電路和顯示裝置，利用每個元器件實現(xiàn)柵極驅(qū)動信號輸出端無效時，不斷進行降噪，使噪音的干擾降到最低，解決了由時鐘信號引起的耦合電壓問題，提高了良率；運用的薄膜晶體管較少，從而實可以現(xiàn)窄邊框設(shè)計，降低成本，同時可以實現(xiàn)雙向掃描。
【附圖說明】
[0036]圖1是本發(fā)明實施例所述的移位寄存器單元的結(jié)構(gòu)圖；
[0037]圖2是本發(fā)明另一實施例所述的移位寄存器單元的結(jié)構(gòu)圖；
[0038]圖3是本發(fā)明實施例所述的柵極驅(qū)動電路的結(jié)構(gòu)圖；
[0039]圖4是正向掃描的第η級移位寄存器單元G (η)的第一具體實施例的電路圖；
[0040]圖5是圖4所示的移位寄存器單元在正向掃描時的工作時序圖；
[0041]圖6是正向掃描的第η級移位寄存器單元G(n)的第二具體實施例的電路圖；
[0042]圖7是圖6所示的移位寄存器單元在正向掃描時的工作時序圖；
[0043]圖8是反向掃描的第η級移位寄存器單元G(n)的第一具體實施例的電路圖；
[0044]圖9是圖8所示的移位寄存器單元在反向掃描時的工作時序圖。
【具體實施方式】
[0045]下面將結(jié)合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術(shù)方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部的實施例?；诒景l(fā)明中的實施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。
[0046]如圖1所示，本發(fā)明實施例所述的移位寄存器單元，包括輸入端Input、柵極驅(qū)動信號輸出端Output和復(fù)位端Reset，所述移位寄存器單元還包括:
[0047]上拉晶體管Mll，柵極與上拉節(jié)點I3U連接，第一極接入第一時鐘信號CLK，第二極與所述柵極驅(qū)動信號輸出端Output連接；
[0048]下拉晶體管M12，柵極與下拉節(jié)點H)連接，第一極與所述柵極驅(qū)動信號輸出端連接Output，第二極接入第一低電平VGL ；
[0049]下拉節(jié)點控制模塊11，接入所述第一低電平VGL和所述第一時鐘信號CLK，并