一種移位寄存器單元、移位寄存器和顯示裝置的制造方法
【技術領域】
[0001]本發(fā)明涉及顯示技術領域，尤其涉及一種移位寄存器單元、移位寄存器和顯示裝置。
【背景技術】
[0002]顯示裝置在進行顯示時，需要利用移位寄存器實現(xiàn)對像素單元的掃描，移位寄存器包括多個移位寄存器單元，每個移位寄存器單元對應一行像素單元，由多個移位寄存器單元實現(xiàn)對顯示裝置的像素單元的逐行掃描驅動，以顯示圖像。
[0003]隨著顯示技術的發(fā)展，顯示裝置的分辨率越來越大，使得顯示裝置的負載也越來越大，在移位寄存器單元設于一行像素單元一側的顯示裝置中，移位寄存器單元對離該移位寄存器單元較近的像素單元的負載較小，對離該移位寄存器單元較遠的像素單元的負載較大，較大的負載會影響對移位寄存器單元較遠的像素單元的輸出，使得對離該移位寄存器單元較近的像素單元的輸出不同于離該移位寄存器單元較遠的像素單元的輸出，為了保證移位寄存器單元對同一行各像素單元的輸出一致，在現(xiàn)有技術中，通常在每行像素單元的兩側分別設置一個移位寄存器單元，使得一行中各個像素單元距離移位寄存器單元均較近，從而避免由于像素單元距離移位寄存器單元較遠使得移位寄存器單元對像素單元的輸出產(chǎn)生的影響。但由于每個移位寄存器單元均由多個模塊構成，因此使得顯示裝置中由移位寄存器單元構成的移位寄存器的結構復雜。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的目的在于提供一種移位寄存器單元、移位寄存器和顯示裝置，用于在保證移位寄存器單元對同一行像素單元的輸出一致的前提下，減少移位寄存器中移位寄存器單元的數(shù)目，簡化移位寄存器的結構。
[0005]為了實現(xiàn)上述目的，本發(fā)明提供如下技術方案:
[0006]第一方面，本發(fā)明提供一種移位寄存器單元，包括輸入復位模塊、控制模塊、下拉模塊、上拉模塊和保持模塊；
[0007]其中，所述輸入復位模塊，其輸入端連接第一時鐘信號端、輸入信號端、復位信號端以及低電平端，其輸出端連接所述控制模塊、所述下拉模塊和所述上拉模塊，所述輸入復位模塊用于接收所述第一時鐘信號端、所述輸入信號端和所述復位信號端的輸入信號；
[0008]所述控制模塊，其輸入端連接所述輸入復位模塊、所述上拉模塊、低電平端和第二時鐘信號端，其輸出端連接所述下拉模塊，所述控制模塊用于根據(jù)所述輸入復位模塊接收的所述第一時鐘信號端、所述輸入信號端、所述復位信號端和所述低電平端的輸入信號，控制所述下拉模塊開啟；
[0009]所述下拉模塊，其輸入端連接所述控制模塊、低電平端和所述第一時鐘信號端，其輸出端連接所述移位寄存器單元的輸出端、所述上拉模塊和所述輸入復位模塊，所述下拉模塊用于將所述移位寄存器單元的輸出端的輸出信號下拉為低電平；
[0010]所述上拉模塊，其輸入端連接所述第二時鐘信號端、所述控制模塊和所述輸入復位模塊，其輸出端連接所述移位寄存器單元的輸出端和所述下拉模塊，所述上拉模塊用于根據(jù)所述第二時鐘信號端的輸入信號，以及所述輸入復位模塊接收的第一時鐘信號端、輸入信號端、復位信號端以及低電平端的輸入信號，將所述移位寄存器單元的輸出端的輸出信號上拉為高電平；
[0011]所述保持模塊，其輸入端連接第一時鐘信號端、第二時鐘信號端、低電平端和所述移位寄存器單元的輸出端，其輸出端連接所述移位寄存器單元的輸出端，所述保持模塊用于保持所述移位寄存器單元對同一行像素單元的輸出一致。
[0012]第二方面，本發(fā)明還提供了一種移位寄存器，包括多級上述技術方案中所述的移位寄存器單元；
[0013]除第一級移位寄存器單元外，其余每個移位寄存器單元的輸入信號端連接與其相鄰的上一級移位寄存器單元的本級輸出端；
[0014]除最后一級移位寄存器單元外，其余每個移位寄存器單元的本級輸出端連接與其相鄰的上一級移位寄存器單元的復位信號端。
[0015]第三方面，本發(fā)明還提供了一種顯示裝置，包括上述技術方案中所述的移位寄存器。
[0016]本發(fā)明提供的移位寄存器單元、移位寄存器和顯示裝置中，移位寄存器單元包括輸入復位模塊、控制模塊、下拉模塊、上拉模塊和保持模塊，與現(xiàn)有技術中每行像素單元對應設置兩個移位寄存器單元相比，本發(fā)明中的移位寄存器單元包括保持模塊，保持模塊能夠保持移位寄存器單元對同一行像素單元的輸出一致，使得針對一行像素單元只需設置一個移位寄存器單元即可保證移位寄存器單元對同一行各個像素單元的輸出一致，從而減少了移位寄存器中移位寄存器單元的數(shù)目，進而簡化了移位寄存器的結構。
【附圖說明】
[0017]此處所說明的附圖用來提供對本發(fā)明的進一步理解，構成本發(fā)明的一部分，本發(fā)明的示意性實施例及其說明用于解釋本發(fā)明，并不構成對本發(fā)明的不當限定。在附圖中:
[0018]圖1為本發(fā)明實施例一中的移位寄存器單元的結構示意圖；
[0019]圖2為本發(fā)明實施例二中的移位寄存器單元的結構示意圖；
[0020]圖3為本發(fā)明實施例二中的移位寄存器單元的輸出端的等效電路圖；
[0021]圖4為與圖3所示的移位寄存器單元對應的信號時序圖；
[0022]圖5為本發(fā)明實施例三中的移位寄存器的結構示意圖。
【具體實施方式】
[0023]為了進一步說明本發(fā)明實施例提供的移位寄存器單元、移位寄存器和顯示裝置，下面結合說明書附圖進行詳細描述。
[0024]實施例一
[0025]請參閱圖1，本發(fā)明實施例提供的移位寄存器單元，包括輸入復位模塊P1、控制模塊P2、下拉模塊P3、上拉模塊P4和保持模塊P5 ;其中，輸入復位模塊Pl的輸入端連接第一時鐘信號端Clkl、輸入信號端Input、復位信號端Reset以及低電平端VGL，輸入復位模塊Pl的輸出端連接控制模塊P2、下拉模塊P3、上拉模塊P4，輸入復位模塊Pl用于接收第一時鐘信號端Clkl、輸入信號端Input和復位信號端Reset的輸入信號；控制模塊P2的輸入端連接輸入復位模塊P1、上拉模塊P4、低電平端VGL和第二時鐘信號端Clk2，控制模塊P2的輸出端連接下拉模塊P3，控制模塊P2用于根據(jù)輸入復位模塊Pl接收的第一時鐘信號端Clkl、輸入信號端Input、復位信號端Reset和低電平端VGL的輸入信號，控制下拉模塊P3開啟；下拉模塊P3的輸入端連接控制模塊P2、低電平端VGL和第一時鐘信號端Clkl，下拉模塊P3的輸出端連接移位寄存器單元的輸出端Output、上拉模塊P4和輸入復位模塊P1，下拉模塊P3用于將移位寄存器單元的輸出端Output的輸出信號下拉為低電平；上拉模塊P4的輸入端連接第二時鐘信號端Clk2、控制模塊P2和輸入復位模塊P1，上拉模塊P4的輸出端連接移位寄存器單元的輸出端Output和下拉模塊P3，上拉模塊P4用于根據(jù)第二時鐘信號端Clk2的輸入信號，以及輸入復位模塊Pl接收的第一時鐘信號端Clkl、輸入信號端Input、復位信號端Reset以及低電平端VGL的輸入信號，將移位寄存器單元的輸出端Output的輸出信號上拉為高電平；保持模塊P5的輸入端連接第一時鐘信號端Clkl、第二時鐘信號端Clk2、低電平端VGL和移位寄存器單元的輸出端Output，保持模塊P5的輸出端連接移位寄存器單元的輸出端Output，保持模塊P5用于保持移位寄存器單元對同一行像素單元的輸出一致。
[0026]本發(fā)明提供的移位寄存器單元中，包括輸入復位模塊P1、控制模塊P2、下拉模塊P3、上拉模塊P4和保持模塊P5，與現(xiàn)有技術中每行像素單元對應設置兩個移位寄存器單元相比，本發(fā)明中的移位寄存器單元包括保持模塊P5，保持模塊P5能夠保持移位寄存器單元對同一行像素單元的輸出一致，使得針對一行像素單元只需設置一個移位寄存器單元即可保證移位寄存器單元對同一行各個像素單元的輸出一致，從而減少了移位寄存器中移位寄存器單元的數(shù)目，簡化了移位寄存器的結構，減小了移位寄存器的尺寸。
[0027]實施例二
[0028]請參閱圖2，下面將詳細說明實施例一中的輸入復位模塊P1、控制模塊P2、下拉模塊P3、上拉模塊P4和保持模塊P5的具體結構。