驅(qū)動電路以及移位寄存電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及液晶顯示技術(shù)領(lǐng)域，特別是涉及一種驅(qū)動電路以及移位寄存電路。
【背景技術(shù)】
[0002]GOA (Gate Driver On Array)電路是利用現(xiàn)有的液晶顯示器的Array制程將柵極掃描驅(qū)動電路制作在Array基板上，以實現(xiàn)逐行掃描的驅(qū)動方式。其具有降低生產(chǎn)成本和窄邊框設(shè)計的優(yōu)點，為多種顯示器所使用。GOA電路要具有兩項基本功能:第一是輸入柵極驅(qū)動脈沖，驅(qū)動面板內(nèi)的柵極線，打開顯示區(qū)內(nèi)的TFT (Thin Film Transistor，薄膜場效應(yīng)晶體管)，由柵極線對像素進行充電；第二是移位寄存，當(dāng)?shù)讦莻€柵極驅(qū)動脈沖輸出完成后，可以通過時鐘控制進行η+1個柵極驅(qū)動脈沖的輸出，并依此傳遞下去。
[0003]GOA電路包括上拉電路(Pull-up circuit)、上拉控制電路(Pull-up controlcircuit)、下拉電路(Pull-down circuit)、下拉控制電路(Pull-down control circuit)以及負責(zé)電位抬升的上升電路(Boost circuit)。具體地，上拉電路主要負責(zé)將輸入的時鐘訊號(Clock)輸出至薄膜晶體管的柵極，作為液晶顯示器的驅(qū)動信號。上拉控制電路負責(zé)控制上拉電路的打開，一般是由上級GOA電路傳遞來的信號作用。下拉電路負責(zé)在輸出掃描信號后，快速將掃描信號拉低為低電位，即薄膜晶體管的柵極的電位拉低為低電位；下拉保持電路則負責(zé)將掃描信號和上拉電路的信號(通常稱為Q點)保持在關(guān)閉狀態(tài)(即設(shè)定的負電位)，通常有兩個下拉保持電路交替作用。上升電路則負責(zé)Q點電位的二次抬升，這樣確保上拉電路的G(N)正常輸出。
[0004]不同的GOA電路可以使用不同的制程。LTPS(Low Temperature Poly-silicon，低溫多晶硅)制程具有高電子迀移率和技術(shù)成熟的優(yōu)點，目前被中小尺寸顯示器廣泛使用。CMOS (Complementary Metal Oxide Semiconductor，互補金屬氧化物半導(dǎo)體)LTPS 制程具有低功耗、電子迀移率高、噪聲容限寬等優(yōu)點。而現(xiàn)有技術(shù)的GOA電路的制程不能適用于CMOS制程，功耗高。

【發(fā)明內(nèi)容】

[0005]本發(fā)明實施例提供了一種驅(qū)動電路以及移位寄存電路，以適用于CMOS制程，功耗低、噪聲容限寬。
[0006]本發(fā)明提供一種驅(qū)動電路，其包括多個級聯(lián)設(shè)置的移位寄存電路，每一移位寄存電路包括時鐘控制傳輸電路以及鎖存電路，其中時鐘控制傳輸電路由第一時鐘脈沖進行觸發(fā)將前兩級的Q點的驅(qū)動脈沖傳輸至鎖存電路，并由鎖存電路進行鎖存，鎖存電路進一步由第二時鐘脈沖進行觸發(fā)進而輸出柵極驅(qū)動脈沖和Q點的驅(qū)動脈沖。
[0007]其中，時鐘控制傳輸電路和或非門鎖存電路分別為上升沿觸發(fā)。
[0008]其中，鎖存電路至少包括第一傳輸門、第二傳輸門、第一反相器和第二反相器以及或非門，其中第一傳輸門的第一控制端和第二傳輸門的第二控制端連接時鐘控制傳輸電路的輸出端，第一傳輸門的輸入端連接前兩級的Q點，第一傳輸門的第二控制端和第二傳輸門的第一控制端均連接第一時鐘脈沖，第一傳輸門的輸出端連接第二傳輸門的輸入端和第一反相器的輸入端，第一反相器的輸出端與第二反相器的輸入端連接，第二反相器的輸出端與第二傳輸門的輸出端均連接或非門的第一輸入端，或非門的第二輸入端連接第二時鐘脈沖。
[0009]其中，時鐘控制傳輸電路在傳輸?shù)谝粫r鐘脈沖的過程中對第一時鐘脈沖進行反相。
[0010]其中，第二反相器的輸出端輸出Q點的驅(qū)動脈沖。
[0011]其中，鎖存電路進一步包括與或非門的輸出端連接的多級反相電路。
[0012]其中，多級反相電路的包括三個反相器。
[0013]其中，在第一級的移位寄存電路和第二級的移位寄存電路中，第一傳輸門的輸入端連接STV脈沖。
[0014]本發(fā)明還提供一種移位寄存電路，其包括時鐘控制傳輸電路以及鎖存電路，其中時鐘控制傳輸電路由第一時鐘脈沖進行觸發(fā)將前兩級的Q點的驅(qū)動脈沖傳輸至鎖存電路，并由鎖存電路進行鎖存，鎖存電路進一步由第二時鐘脈沖進行觸發(fā)進而輸出柵極驅(qū)動脈沖和Q點的驅(qū)動脈沖。
[0015]其中，鎖存電路進一步包括與或非門的輸出端連接的多級反相電路。
[0016]通過上述方案，本發(fā)明的有益效果是:本發(fā)明通過時鐘控制傳輸電路由時鐘信號的第一時鐘脈沖進行觸發(fā)將前兩級的Q點的驅(qū)動脈沖傳輸至鎖存電路，并由鎖存電路進行鎖存，鎖存電路進一步由第二時鐘脈沖進行觸發(fā)進而輸出驅(qū)動脈沖，能夠適用于CMOS制程，功耗低、噪聲容限寬。
【附圖說明】
[0017]為了更清楚地說明本發(fā)明實施例中的技術(shù)方案，下面將對實施例描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。其中:
[0018]圖1是本發(fā)明實施例的的驅(qū)動電路的結(jié)構(gòu)示意圖；
[0019]圖2是圖1中的移位寄存電路的電路圖；
[0020]圖3是圖1中的第一級的移位寄存電路的電路圖；
[0021]圖4是圖1中的第二級的移位寄存電路的電路圖；
[0022]圖5是圖1中的第一級的移位寄存電路和第二級的移位寄存電路的理想時序圖；
[0023]圖6是圖1中的第m級的移位寄存電路的電路圖；
[0024]圖7是圖1中的第m+1級的移位寄存電路的電路圖；
[0025]圖8是圖1中的第m+2級的移位寄存電路的電路圖；
[0026]圖9是圖1中的第m+3級的移位寄存電路的電路圖；
[0027]圖10是本發(fā)明實施例的驅(qū)動電路的模擬時序圖。
【具體實施方式】
[0028]下面將結(jié)合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術(shù)方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部實施例?；诒景l(fā)明中的實施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性的勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。
[0029]請參見圖1所示，圖1是本發(fā)明實施例的驅(qū)動電路的結(jié)構(gòu)示意圖。如圖1所示，本實施例所揭示的驅(qū)動電路I包括多個級聯(lián)設(shè)置的移位寄存電路10，每一移位寄存電路10包括時鐘控制傳輸電路11以及或非門鎖存電路12，其中時鐘控制傳輸電路11由第一時鐘脈沖進行觸發(fā)將前兩級的Q點的驅(qū)動脈沖Qn 2傳輸至鎖存電路12，并由鎖存電路12進行鎖存，鎖存電路12進一步由第二時鐘脈沖進行觸發(fā)進而輸出驅(qū)動脈沖。其中時鐘控制傳輸電路11在傳輸?shù)谝粫r鐘脈沖的過程中對第一時鐘脈沖進行反相。并且時鐘控制傳輸電路11和鎖存電路12分別為上升沿觸發(fā)。本發(fā)明實施例通過時鐘控制傳輸電路11控制信號傳遞，通過鎖存電路12鎖存信號，能夠適用于CMOS制程，功耗低、噪聲容限寬。
[0030]在更具體的實施例中，時鐘控制傳輸電路11優(yōu)選為反相器，如圖2所示，鎖存電路12至少包括第一傳輸門121、第二傳輸門122、第一反相器123、第二反相器124、或非門125以及多級反相電路126，其中第一傳輸門123的第一控制端和第二傳輸門122的第二控制端連接時鐘控制傳輸電路11的輸出端，第一傳輸門121的輸入端連接前兩級的Q點Qn 2，第一傳輸門121的第二控制端和第二傳輸門122的第一控制端均連接第一時鐘脈沖CK1，第一傳輸門121的輸出端連接第二傳輸門122的輸入端和第一反相器123的輸入端，第一反相器123的輸出端與第二反相器124的輸入端連接，第二反相器124的輸出端與第二傳輸門122的輸出端均連接或非門125的第一輸入端，或非門125的第二輸入端連接第二時鐘脈沖CK3。多級反相電路126與或非門125的輸出端連接，以提升驅(qū)動電路I的驅(qū)動能力；多級反相電路126優(yōu)選包括串聯(lián)設(shè)置的三個反相器。其中，第二反相器124的輸出端輸出Q點的驅(qū)動脈沖Qn，多級反相電路126的輸出端輸出驅(qū)動脈沖Gn，η為大于等于I的整數(shù)。[0031 ] 驅(qū)動電路I包括起始級的移位寄存電路10和一般級的移位寄存電路10。起始級的移位寄存電路10包括第一級的移位寄存電路10和第二級的移位寄存電路10。如圖3所示，在第一級的移位寄存電路10中，第一時鐘脈沖為時鐘脈沖CKl，第二時鐘脈沖為時鐘脈沖CK3，第一傳輸門121的輸入端連接STV脈沖，第二反相器124的輸出端輸出第一級的Q點的驅(qū)動脈沖Q1，多級反相電路126的輸出端輸出第一級的