液晶驅(qū)動(dòng)電路與柵極驅(qū)動(dòng)面板的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及液晶顯示驅(qū)動(dòng)技術(shù)，特別是關(guān)于一種液晶驅(qū)動(dòng)電路與柵極驅(qū)動(dòng)面板。
【背景技術(shù)】
[0002]陣列基板柵驅(qū)動(dòng)技術(shù)(Gate Driver on Array, GOA)，是直接在陣列(Array)基板上制作柵極驅(qū)動(dòng)電路(Gate driver ICs)，可直接做在面板周?chē)?，減少制作程序并降低產(chǎn)品成本，隨著窄邊框設(shè)計(jì)的日益流行，面板設(shè)計(jì)的周邊空間被逐漸壓縮，在傳統(tǒng)的GOA電路設(shè)計(jì)中，每一級(jí)GOA電路的布線空間高度和對(duì)應(yīng)的像素尺寸是一致的，現(xiàn)在4K或者更高ppi分辨率的產(chǎn)品的逐漸普及，像素的尺寸越來(lái)越小，留給GOA電路進(jìn)行布線的空間高度也隨之減小，由于高度收到限制，在布線時(shí)只能用更大的寬度來(lái)進(jìn)行彌補(bǔ)，對(duì)窄邊框的設(shè)計(jì)非常不利。
[0003]傳統(tǒng)的GOA電路由基本電路和輔助下拉電路構(gòu)成，通常輔助下拉電路由兩組構(gòu)成，分別在不同的時(shí)間段內(nèi)進(jìn)行下拉動(dòng)作，避免同一組電路長(zhǎng)時(shí)間受到擠壓發(fā)生特性漂移，導(dǎo)致可靠度下降。

【發(fā)明內(nèi)容】

[0004]鑒于以上問(wèn)題，本發(fā)明的目的在于提供一種能夠避免同一組電路長(zhǎng)時(shí)間受到擠壓發(fā)生特性漂移的液晶驅(qū)動(dòng)電路與柵極驅(qū)動(dòng)面板。
[0005]本發(fā)明一實(shí)施例提出一種液晶驅(qū)動(dòng)顯示設(shè)備，所述液晶驅(qū)動(dòng)裝置包括一顯示區(qū)及一液晶驅(qū)動(dòng)電路，所述液晶驅(qū)動(dòng)電路包括多級(jí)GOA電路，每級(jí)GOA電路包括柵極線及輔助下拉電路，其特征在于，所述柵極線分為一奇數(shù)組柵極線與一偶數(shù)組柵極線，所述輔助下拉電路分為一第一組輔助下拉電路與一第二組輔助下拉電路；其中，所述奇數(shù)組柵極線與所述偶數(shù)組柵極線被分開(kāi)設(shè)置于所述顯示區(qū)兩側(cè)，且所述第一組輔助下拉電路與所述第二組輔助下拉電路也是被分開(kāi)設(shè)置，所述多級(jí)GOA電路中的任相鄰兩級(jí)GOA電路共享所述第一組輔助下拉電路與所述第二組輔助下拉電路。
[0006]較佳地，所述第一組與所述第二組輔助下拉電路中的每一輔助下拉電路包括一第一薄膜晶體管、一第二薄膜晶體管、一第五薄膜晶體管、一第六薄膜晶體管、一第七薄膜晶體管、一第八薄膜晶體管，其中所述第五薄膜晶體管的一漏極與所述第六薄膜晶體管的一源極相連，所述第五薄膜晶體管的一源極與所述第七薄膜晶體管的一源極相連，所述第七薄膜晶體管的一漏極與所述第八薄膜晶體管的一源極相連，所述第七薄膜晶體管的一柵極與所述第五薄膜晶體管的所述漏極相連，所述第一薄膜晶體管的一柵極與所述第二薄膜晶體管的一柵極與所述第七薄膜晶體管的所述漏極相連，所述第一薄膜晶體管的一源極與所述第二薄膜晶體管的一源極相連。
[0007]較佳地，所述GOA電路另包括一第三薄膜晶體管、一第四薄膜晶體管、一第九薄膜晶體管、一第十薄膜晶體管、一第十一薄膜晶體管、以及一電容，其中，所述第九薄膜晶體管的一漏極與所述第十薄膜晶體管的一柵極與所述第十一薄膜晶體管的一柵極相連，所述第三薄膜晶體管的一柵極與所述第四薄膜晶體管的一柵極相連，所述第三薄膜晶體管的一源極，與所述第四薄膜晶體管的一源極，分別與所述第十一薄膜晶體管的一漏極，以及所述第十薄膜晶體管的所述柵極相連。
[0008]較佳地，所述第一組輔助下拉電路與所述第二組輔助下拉電路是分別由一第一低頻信號(hào)與一第二低頻信號(hào)來(lái)控制。
[0009]較佳地，當(dāng)所述第一低頻信號(hào)為高電位時(shí)，所述第一組輔助下拉電路會(huì)進(jìn)行下拉動(dòng)作，當(dāng)所述第一低頻信號(hào)為低電位時(shí)，所述第一組輔助下拉電路不會(huì)進(jìn)行動(dòng)作；當(dāng)所述第二低頻信號(hào)為高電位時(shí)，所述第二組輔助下拉電路會(huì)進(jìn)行下拉動(dòng)作，當(dāng)所述第二低頻信號(hào)為低電位時(shí)，所述第二組輔助下拉電路不會(huì)進(jìn)行動(dòng)作。
[0010]較佳地，所述第一低頻信號(hào)與所述第二低頻信號(hào)反相。
[0011]本發(fā)明另一實(shí)施例提出一種柵極驅(qū)動(dòng)面板，包括一液晶驅(qū)動(dòng)電路，所述液晶驅(qū)動(dòng)電路包括多級(jí)GOA電路，每級(jí)GOA電路包括柵極線及輔助下拉電路，其特征在于，所述柵極線分為一奇數(shù)組柵極線與一偶數(shù)組柵極線，其中，所述奇數(shù)組柵極線與所述偶數(shù)組柵極線被分開(kāi)設(shè)置，分別位于所述面板兩側(cè)，且所述第一組輔助下拉電路與所述第二組輔助下拉電路也是被分開(kāi)設(shè)置，分別位于所述面板兩側(cè)，所述多級(jí)GOA電路中的任相鄰兩級(jí)GOA電路共享所述第一組輔助下拉電路與所述第二組輔助下拉電路。
[0012]較佳地，所述第一組與所述第二組輔助下拉電路中的每一輔助下拉電路包括一第一薄膜晶體管、一第二薄膜晶體管、一第五薄膜晶體管、一第六薄膜晶體管、一第七薄膜晶體管、一第八薄膜晶體管，其中所述第五薄膜晶體管的一漏極與所述第六薄膜晶體管的一源極相連，所述第五薄膜晶體管的一源極與所述第七薄膜晶體管的一源極相連，所述第七薄膜晶體管的一漏極與所述第八薄膜晶體管的一源極相連，所述第七薄膜晶體管的一柵極與所述第五薄膜晶體管的所述漏極相連，所述第一薄膜晶體管的一柵極與所述第二薄膜晶體管的一柵極與所述第七薄膜晶體管的所述漏極相連，所述第一薄膜晶體管的一源極與所述第二薄膜晶體管的一源極相連。
[0013]較佳地，所述GOA電路另包括一第三薄膜晶體管、一第四薄膜晶體管、一第九薄膜晶體管、一第十薄膜晶體管、一第十一薄膜晶體管、以及一電容，其中，所述第九薄膜晶體管的一漏極與所述第十薄膜晶體管的一柵極與所述第十一薄膜晶體管的一柵極相連，所述第三薄膜晶體管的一柵極與所述第四薄膜晶體管的一柵極相連，所述第三薄膜晶體管的一源極，與所述第四薄膜晶體管的一源極，分別與所述第十一薄膜晶體管的一漏極，以及所述第十薄膜晶體管的所述柵極相連。
[0014]較佳地，所述第一組輔助下拉電路與所述第二組輔助下拉電路是分別由一第一低頻信號(hào)與一第二低頻信號(hào)來(lái)控制。
[0015]較佳地，當(dāng)所述第一低頻信號(hào)為高電位時(shí)，所述第一組輔助下拉電路會(huì)進(jìn)行下拉動(dòng)作，當(dāng)所述第一低頻信號(hào)為低電位時(shí)，所述第一組輔助下拉電路不會(huì)進(jìn)行動(dòng)作；當(dāng)所述第二低頻信號(hào)為高電位時(shí)，所述第二組輔助下拉電路會(huì)進(jìn)行下拉動(dòng)作，當(dāng)所述第二低頻信號(hào)為低電位時(shí)，所述第二組輔助下拉電路不會(huì)進(jìn)行動(dòng)作。
[0016]較佳地，所述第一低頻信號(hào)與所述第二低頻信號(hào)反相。
[0017]本發(fā)明中每一級(jí)GOA電路的布線空間高度較大，可以減小布線的寬度，而且平均之后每一級(jí)GOA電路只有一組輔助下拉電路，GOA電路本身所占的空間也減小，對(duì)窄邊框的設(shè)計(jì)是非常有利的。
[0018]為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉較佳實(shí)施例并配合附圖做詳細(xì)說(shuō)明。
【附圖說(shuō)明】
[0019]圖1是依據(jù)本發(fā)明一實(shí)施例的柵極驅(qū)動(dòng)面板的GOA架構(gòu)示意圖；
[0020]圖2是圖1中一 GOA電路的等效電路圖；
[0021]圖3是圖1中另一 GOA電路的等效電路圖；
[0022]圖4是圖1中的柵極驅(qū)動(dòng)面板的GOA架構(gòu)工作時(shí)的波形圖；以及
[0023]圖5是本發(fā)明第二實(shí)施例的GOA電路的等效電路圖。
【具體實(shí)施方式】
[0024]以下各實(shí)施例的說(shuō)明是參考附加的圖式，用以例示本發(fā)明可用以實(shí)施的特定實(shí)施例。本發(fā)明所提到的方向用語(yǔ)，例如「上」、「下」、「前」、「后」、「左」、「右」、「內(nèi)」、「外」、「?jìng)?cè)面」等，僅是參考附加圖式的方向。因此，使用的方向用語(yǔ)是用以說(shuō)明及理解本發(fā)明，而非用以限制本發(fā)明。
[0025]本發(fā)明一實(shí)施例提出的柵極驅(qū)動(dòng)面板的GOA架構(gòu)如圖1所示，在圖1中，柵極線被分為奇數(shù)組柵極線101和偶數(shù)組柵極線102，它們分別位于面板I的兩側(cè)，交替進(jìn)入面板I的顯示區(qū)10。相鄰兩級(jí)GOA電路1011與1012分別使用第一組輔助下拉電路1001與第二組輔助下拉電路1002。第一組輔助下拉電路1001與第二組輔助下拉電路1002是由兩個(gè)低頻信號(hào)LCl和LC2來(lái)控制，在不同的時(shí)間段內(nèi)交替進(jìn)行下拉動(dòng)作。
[0026]圖2是圖1中GOA電路1011的等效電路圖。GOA電路1011包括第三薄膜晶體管T3、第四薄膜晶體管T4、第九薄膜晶體管T9、第十薄膜晶體管T10、第十一薄膜晶體管Tll以及電容C12。所述第九薄膜晶體管T9的漏極與第十薄膜晶體管TlO的柵極與第^^一薄膜晶體管Tll的柵極相連，第三薄膜晶體管T3的柵極與第四薄膜晶體管T4的柵極相連，第三薄膜晶體管T3的源極與第四薄膜晶體管T4的源極分別與第十一薄膜晶體管Tll的漏極以及第十薄膜晶體管TlO的柵極相連。圖2的第一組輔助下拉電路1001包括第一薄膜晶體管Tl、第二薄膜晶體管T2、第五薄膜晶體管T5、第六薄膜晶體管T6、第七薄膜晶體管T7、第八薄膜晶體管T8，其中所述第五薄膜晶體管T5的一漏極與所述第六薄膜晶體管T6的一源極相連，所述第五薄膜晶體管T5的一源極與所述第七薄膜晶體管T7的一源極相連，所述第七薄膜晶體管T7的一漏極與所述第八薄膜晶體管T8的一源極相連，所述第七薄膜晶體管T7的一柵極與所述第五薄膜晶體管T5的所述漏極相連，所述第一薄膜晶體管Tl的一柵極與所述第二薄膜晶體管T2的一柵極與所述第七薄膜晶體管T7的所述漏極相連，所述第一薄膜晶體管Tl的一源極與所述第二薄膜晶體管T2的一源極相連，電容C12連接於所述第九薄膜晶體管T9的源極與所述第十薄膜晶體管TlO的柵極。第一組輔助下拉電路1001由一個(gè)低頻信號(hào)LCl控制，當(dāng)LCl為高電位時(shí)，第一組輔助下拉電路1001進(jìn)行下拉動(dòng)作，當(dāng)LCl為低電位時(shí)，第一組輔助下拉電路1001不工作，此時(shí)是由位于面板I另外一側(cè)的第二組輔助下拉電路1002來(lái)進(jìn)行相應(yīng)動(dòng)作。在圖2中，GOA電路1011的Q點(diǎn)是由G