移位寄存器單元、柵極驅(qū)動(dòng)電路及顯示裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及顯示技術(shù)領(lǐng)域，尤其涉及一種移位寄存器單元、柵極驅(qū)動(dòng)電路及顯示
目.0
【背景技術(shù)】
[0002]液晶顯示器現(xiàn)已廣泛應(yīng)用于各個(gè)顯示領(lǐng)域，如家庭、公共場(chǎng)所、辦公場(chǎng)所以及個(gè)人電子相關(guān)產(chǎn)品等。液晶顯示面板主要包括:由陣列基板和彩膜基板對(duì)盒形成的液晶盒、偏光片以及背光模組等。陣列基板上分布有大量由柵極線和數(shù)據(jù)線交疊形成的薄膜晶體管(TFT)，柵極線控制著TFT的開(kāi)關(guān)，在TFT開(kāi)啟時(shí)，像素電極通過(guò)數(shù)據(jù)線進(jìn)行充電或者放電，控制著施加在液晶分子上的電壓的大小，從而使得透過(guò)液晶分子的光能夠顯示不同的灰階。對(duì)于柵極進(jìn)行驅(qū)動(dòng)的電路叫柵極驅(qū)動(dòng)電路，柵極驅(qū)動(dòng)電路順序輸出掃描信號(hào)給柵極線，而掃描信號(hào)的產(chǎn)生通常由移位寄存器來(lái)產(chǎn)生。由于需求的不斷發(fā)展，有時(shí)需要液晶屏能夠逆向顯示，這就需要作為柵極驅(qū)動(dòng)的移位寄存器具有雙向掃描功能。
[0003]如圖1所示為現(xiàn)有技術(shù)中常見(jiàn)的柵極驅(qū)動(dòng)電路的結(jié)構(gòu)示意圖，柵極驅(qū)動(dòng)電路由多個(gè)移位寄存器單元級(jí)聯(lián)組成，每個(gè)移位寄存器單元的電路相同，如圖2所示，每個(gè)移位寄存器單元由9個(gè)薄膜晶體管(11、12、10、14、15、16、17、18和19)和1個(gè)電容((:1)構(gòu)成，8卩91'1(:結(jié)構(gòu)；如圖3所示為該柵極驅(qū)動(dòng)電路的時(shí)序示意圖，工作過(guò)程為:第一階段，輸入信號(hào)端INl和復(fù)位信號(hào)IN2均為低電平，使得Ml、M2、M4關(guān)斷，此時(shí)PU為低電位，使得M3關(guān)斷，OUT輸出為低電位使得M6、M8關(guān)斷；時(shí)鐘信號(hào)CK為高電平時(shí)，使得M5、M9導(dǎo)通，這時(shí)PD的電位為高電平使得MlO導(dǎo)通，將OUT的電位拉低。第二階段，當(dāng)輸入信號(hào)端INl為高電平，使得Ml導(dǎo)通，上拉節(jié)點(diǎn)PU為高電位，電容Cl進(jìn)行預(yù)充電，M3導(dǎo)通，此時(shí)CK信號(hào)為低電平。第三階段，輸入信號(hào)端IN2為低電平，時(shí)鐘輸入端CK為高電平時(shí)電平，Ml關(guān)斷，PU點(diǎn)的電位保持高電平，M3導(dǎo)通，CLKl為高電平時(shí)，OUT輸出高電平，此時(shí)M8、M6導(dǎo)通，M5關(guān)斷，使得此時(shí)H)電位為低電平，MlO關(guān)斷，保證信號(hào)可以穩(wěn)定輸出。第四階段，輸入信號(hào)端INl和CK均為低電平，IN2為高電平，此時(shí)M2、M4導(dǎo)通，對(duì)電容Cl和輸出端OUT進(jìn)行放電，使得HJ點(diǎn)的電位和OUT均為低電平。在下一幀到來(lái)之前，該柵極驅(qū)動(dòng)電路一直重復(fù)第四階段與第一階段。
[0004]上述柵極驅(qū)動(dòng)電路，當(dāng)PU點(diǎn)和CK同時(shí)為高時(shí)，需要通過(guò)M5、M6、M8、M9四個(gè)薄膜晶體管來(lái)設(shè)置ro點(diǎn)為低電位，電路連接復(fù)雜，整個(gè)柵極驅(qū)動(dòng)電路占用的面積較大，所以占用基板的面積也大，不利于實(shí)現(xiàn)顯示面板的窄邊框;并且柵極驅(qū)動(dòng)電路包括較多的薄膜晶體管，也會(huì)導(dǎo)致柵極驅(qū)動(dòng)電路功耗的增加。

【發(fā)明內(nèi)容】

[0005]本發(fā)明要解決的技術(shù)問(wèn)題是提供一種移位寄存器單元、柵極驅(qū)動(dòng)電路和顯示裝置，能夠利用較少的薄膜晶體管來(lái)組成移位寄存器單元，結(jié)構(gòu)簡(jiǎn)單，能夠節(jié)省柵極驅(qū)動(dòng)電路占用的面積、降低柵極驅(qū)動(dòng)電路的功耗。
[0006]為解決上述技術(shù)問(wèn)題，本發(fā)明的實(shí)施例提供技術(shù)方案如下:
[0007]一方面，提供一種移位寄存器單元，包括輸入模塊、輸出模塊、下拉控制模塊和下拉模塊，所述輸入模塊分別與所述輸出模塊和所述下拉控制模塊連接，所述下拉模塊分別與所述下拉控制模塊和所述輸出模塊連接，所述輸入模塊、所述輸出模塊和所述下拉控制模塊交匯形成第一節(jié)點(diǎn)PU，所述下拉模塊的控制端為第二節(jié)點(diǎn)ro;
[0008]所述輸入模塊，用于接收輸入信號(hào)和第二時(shí)鐘信號(hào)，在輸入階段控制第一節(jié)點(diǎn)PU為高電平，使所述輸出模塊和所述下拉控制模塊導(dǎo)通;在輸出階段，保持第一節(jié)點(diǎn)PU的高電平，使所述輸出模塊輸出柵極驅(qū)動(dòng)信號(hào)；在復(fù)位階段，控制第一節(jié)點(diǎn)PU為低電平，關(guān)斷所述輸出模塊；
[0009]所述輸出模塊，用于接收所述輸入模塊的輸出信號(hào)和第一時(shí)鐘信號(hào)，在輸入階段輸出低電平信號(hào);在輸出階段輸出柵極驅(qū)動(dòng)信號(hào);在復(fù)位階段關(guān)斷；
[0010]所述下拉控制模塊，用于接收所述第二時(shí)鐘信號(hào)和所述輸入模塊的輸出信號(hào)，在輸入階段控制第二節(jié)點(diǎn)PD為高電平;在輸出階段控制第二節(jié)點(diǎn)PD為底電平;在復(fù)位階段向所述下拉模塊輸出下拉控制信號(hào)；
[0011]所述下拉模塊，用于接收所述下拉控制模塊輸出的下拉控制信號(hào)，在復(fù)位階段，拉低所述輸出模塊輸出的所述柵極驅(qū)動(dòng)信號(hào)。
[0012]進(jìn)一步地，所述輸入模塊包括第一薄膜晶體管和第一電容，所述第一薄膜晶體管的柵極接收所述第二時(shí)鐘信號(hào)，所述第一薄膜晶體管的源極接收所述輸入信號(hào)，所述第一薄膜晶體管的漏極連接至第一節(jié)點(diǎn)RJ;所述第一電容的一端與第一節(jié)點(diǎn)PU連接，另一端與所述輸出模塊的輸出端連接。
[0013]進(jìn)一步地，所述輸出模塊包括第二薄膜晶體管，所述第二薄膜晶體管的柵極連接至第一節(jié)點(diǎn)PU，所述第二薄膜晶體管的源極接收所述第一時(shí)鐘信號(hào)，所述第二薄膜晶體管的漏極輸出所述柵極驅(qū)動(dòng)信號(hào)。
[0014]進(jìn)一步地，所述下拉模塊包括第三薄膜晶體管，所述第三薄膜晶體管的柵極連接至第二節(jié)點(diǎn)PD，所述第三薄膜晶體管的源極與所述輸出模塊的輸出端連接，所述第三薄膜晶體管的漏極連接至高電平信號(hào)輸出端。
[0015]進(jìn)一步地，所述下拉控制模塊包括第四薄膜晶體管、第五薄膜晶體管和第二電容，所述第四薄膜晶體管的柵極和源極接收所述第二時(shí)鐘信號(hào)，所述第四薄膜晶體管的漏極連接至第二節(jié)點(diǎn)ro;所述第五薄膜晶體管的柵極連接至第一節(jié)點(diǎn)PU，所述第五薄膜晶體管的源極接收所述第二時(shí)鐘信號(hào)，所述第五薄膜晶體管的漏極連接至第二節(jié)點(diǎn)PD;所述第二電容的一端連接至第二節(jié)點(diǎn)ro，所述第二電容的另一端連接至高電平信號(hào)輸出端。
[0016]進(jìn)一步地，所述第一時(shí)鐘信號(hào)和所述第二時(shí)鐘信號(hào)的脈寬相等，且占空比為50%，所述第二時(shí)鐘信號(hào)比所述第一時(shí)鐘信號(hào)超前1/2周期。
[0017]本發(fā)明實(shí)施例還提供了一種柵極驅(qū)動(dòng)電路，包括如上所述的多個(gè)移位寄存器單元，所述多個(gè)移位寄存器單元依次級(jí)聯(lián)連接。
[0018]進(jìn)一步地，第一級(jí)移位寄存器單元的輸入信號(hào)為數(shù)據(jù)進(jìn)位信號(hào)；
[0019]第N+1級(jí)移位寄存器單元的輸入信號(hào)為第N級(jí)移位寄存器單元輸出的柵極驅(qū)動(dòng)信號(hào)，N為自然數(shù)。
[0020]本發(fā)明實(shí)施例還提供了一種顯示裝置，包括如上所述的柵極驅(qū)動(dòng)電路。
[0021]本發(fā)明的實(shí)施例具有以下有益效果:
[0022]上述方案中，每一個(gè)移位寄存器單元不需要使用下一移位寄存器單元的復(fù)位信號(hào)，而是通過(guò)自身電路結(jié)構(gòu)實(shí)現(xiàn)自復(fù)位，能夠簡(jiǎn)化移位寄存器單元的電路結(jié)構(gòu)和布局布線，利用較少的薄膜晶體管來(lái)組成移位寄存器單元，結(jié)構(gòu)簡(jiǎn)單，能夠節(jié)省柵極驅(qū)動(dòng)電路占用的面積，有利于實(shí)現(xiàn)顯示裝置的窄邊框，另外，還可以降低柵極驅(qū)動(dòng)電路的功耗。
【附圖說(shuō)明】
[0023]圖1為現(xiàn)有柵極驅(qū)動(dòng)電路的級(jí)連圖；
[0024]圖2為現(xiàn)有移位寄存器單元的電路示意圖；
[0025]圖3為現(xiàn)有柵極驅(qū)動(dòng)電路的時(shí)序圖；
[0026]圖4為本發(fā)明實(shí)施例移位寄存器單元的結(jié)構(gòu)示意圖；
[0027]圖5為本發(fā)明實(shí)施例移位寄存器單元的電路示意圖；
[0028]圖6為本發(fā)明實(shí)施例柵極驅(qū)動(dòng)電路的級(jí)連圖；
[0029]圖7為本發(fā)明實(shí)施例柵極驅(qū)動(dòng)電路的時(shí)序圖。
【具體實(shí)施方式】
[0030]為使本發(fā)明的實(shí)施例要解決的技術(shù)問(wèn)題、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合附圖及具體實(shí)施例進(jìn)行詳細(xì)描述。
[0031]本發(fā)明的實(shí)施例針對(duì)現(xiàn)有技術(shù)中柵極驅(qū)動(dòng)電路占用的面積較大、功耗較大的問(wèn)題，提供一種移位寄存器單元、柵極驅(qū)動(dòng)電路和顯示裝置，能夠利用較少的薄膜晶體管來(lái)組成移位寄存器單元，結(jié)構(gòu)簡(jiǎn)單，能夠節(jié)省柵極驅(qū)動(dòng)電路占用的面積、降低柵極驅(qū)動(dòng)電路的功耗。
[0032]實(shí)施例一
[0033]本實(shí)施例提供一種移位寄存器單元，如圖4所示，本實(shí)施例的移位寄存器單元包括輸入模塊1、輸出模塊11、下拉控制模塊12和下拉模塊13，輸入模塊1分別與輸出模塊11和下拉控制模塊12連接，下拉模塊13分別與下拉控制模塊12和輸出模塊11連接，其中，輸入模塊10、輸出模塊11和下拉控制模塊12交匯形成第一節(jié)點(diǎn)PU，下拉模塊13的控制端為第二節(jié)點(diǎn)PD;
[0034]輸入模塊10，用于接收輸入信號(hào)和第二時(shí)鐘信號(hào)，在輸入階段控制第一節(jié)點(diǎn)PU為高電平，使輸出模塊11和下拉控制模塊12導(dǎo)通;在輸出階段，保持第一節(jié)點(diǎn)PU的高電平，使輸出模塊11輸出柵極驅(qū)動(dòng)信號(hào);在復(fù)位階段，控制第一節(jié)點(diǎn)PU為低電平，關(guān)斷輸出模塊11;
[0035]輸出模塊11，用于接收輸入模塊10的輸出信號(hào)和第一時(shí)鐘信號(hào)，在輸入階段輸出低電平信號(hào);在輸出階段輸出柵極驅(qū)動(dòng)信號(hào);在復(fù)位階段關(guān)斷；
[0036]下拉控制模塊12，用于接收第二時(shí)鐘信號(hào)和輸入模塊10的輸出信號(hào)，在輸入階段控制第二節(jié)點(diǎn)ro為高電平;在輸出階段控制第二節(jié)點(diǎn)PD為底電平;在復(fù)位階段向下拉模塊13輸出下拉控制信號(hào)；
[0037]下拉模塊13，用于接收下拉控制模塊12輸出的下拉控制信號(hào)，在復(fù)位階段，拉低輸出模塊11輸出的柵極驅(qū)動(dòng)信號(hào)。
[0038]本實(shí)施例中，每一個(gè)移位寄存器單元不需要使用下一移位寄存器單元的復(fù)位信號(hào)，而是通過(guò)自身電路結(jié)構(gòu)實(shí)現(xiàn)自復(fù)位，能夠簡(jiǎn)化移位寄存器單元的電路結(jié)構(gòu)和布局布線，利用較少的薄膜晶體管來(lái)組成移位寄存器單元，結(jié)構(gòu)簡(jiǎn)單，能夠節(jié)省柵極驅(qū)動(dòng)電路占用的面積，有利于實(shí)現(xiàn)顯示裝置的窄邊框，另外，還可以降低柵極驅(qū)動(dòng)電路的功耗。
[0039]具體實(shí)施例中，輸入模塊可以通過(guò)第一薄膜晶體管和第一電容來(lái)實(shí)現(xiàn)，輸入模塊10包括第一薄膜晶體管和第一電容，第一薄膜晶體管的柵極接收第二時(shí)鐘信號(hào)，第一薄膜晶體管的源極接收輸入信號(hào)，第一薄膜晶體管的漏極連接至第一節(jié)點(diǎn)PU，可以為輸出模塊和下拉控制模塊提供高電平信號(hào)；第一電容的一端與第一節(jié)點(diǎn)PU連接，另一端與輸出模塊的輸出端連接，可以保持第一節(jié)點(diǎn)PU的高電位。
[0040]進(jìn)一