參見圖2所示，為本申請一實施例的移位寄存單元的電路結(jié)構(gòu)示意圖200。
[0030]圖2所示的移位寄存單元包括節(jié)點電位控制器210和輸出單元220。
[0031]節(jié)點電位控制器210用于在第一時鐘信號端輸入的第一時鐘信號CK1和移位信號端輸入的移位電壓信號IN的控制下，基于第一電壓輸入端的第一電壓信號VGH和第二電壓輸入端輸入的第二電壓信號VGL生成節(jié)點電壓信號。圖2中N1點的電壓即為節(jié)點電壓。
[0032]輸出單元220用于在節(jié)點電壓信號和第二時鐘信號端輸入的第二時鐘信號CK2的控制下，基于第一電壓輸入端的第一電壓信號VGH和第二電壓輸入端輸入的第二電壓信號VGL生成移位寄存單元的第一輸出信號0UT1。
[0033]其中，輸出單元210可包括第一反相器R1、第一晶體管M1、第二晶體管M2、第三晶體管M3和第四晶體管M4。
[0034]第一反相器R1的輸入端與節(jié)點電位控制器210的輸出端連接。也即是說，第一反相器R1的輸入端連接至節(jié)點N1。
[0035]第一晶體管Ml的柵極與第一反相器R1的輸出端連接，第一晶體管Ml的第一極連接至第二電壓輸入端，第一晶體管的第二極與第二晶體管M2的第一極連接。
[0036]第二晶體管M2的柵極和第三晶體管M3的柵極與第二時鐘信號端連接，第二晶體管M2的第二極和第三晶體管M3的第二極連接至輸出單元220的第一輸出端以輸出第一輸出信號 OUTlo
[0037]第三晶體管M3的第一極和第四晶體管M4的第一極連接至第一電壓輸入端，第四晶體管M4的第二極連接至第三晶體管M3的第二級。
[0038]第四晶體管M4的柵極連接至第一反相器R1的輸出端。
[0039]在一些可選的實現(xiàn)方式中，第一晶體管M1、第二晶體管M2例如可以為匪0S晶體管。第三晶體管M3、第四晶體管M4例如可以為PM0S晶體管。第一電壓輸入端輸入的第一電壓信號的電壓值(VGH)大于第二電壓輸入端輸入的第二電壓信號的電壓值(VGL)。
[0040]采用本實施例的移位寄存單元，輸出單元210中的第二時鐘信號CK2僅作為控制信號，用來控制第二晶體管M2和第三晶體管M3的導(dǎo)通和/或截止，而不作為驅(qū)動信號。取而代之的，以第一電壓輸入端提供的第一電壓信號VGH和第二電壓輸入端提供的第二電壓信號VGL來進行驅(qū)動。與CK2相比，VGH和VGL的驅(qū)動能力更強，可避免CK2驅(qū)動時造成的信號延遲和短路功耗，提高了移位寄存單元的輸出信號的負(fù)載驅(qū)動能力。
[0041 ]參見圖3所不，為本申請另一實施例的移位寄存單兀的電路結(jié)構(gòu)不意圖300。
[0042]與圖2所示的實施例相比，圖3所示的實施例中，同樣包括節(jié)點電位控制器310和輸出單元320。與圖2所示的實施例不同之處在于，圖3所示的實施例進一步限定了節(jié)點電位控制器的結(jié)構(gòu)。
[0043]下面，將重點描述圖3所示實施例與圖2所示實施例的不同之處，而不再贅述圖3所示實施例與圖2所示實施例的相同之處。
[0044]如圖3所示，節(jié)點電位控制器310包括第一電容C1、第二反相器R2、第五晶體管M5、第六晶體管M6、第七晶體管M7和第八晶體管M8。
[0045]其中，第五晶體管M5的柵極和第八晶體管M8的柵極連接至移位信號端以接收移位電壓信號IN，第五晶體管的第一極連接至第一電壓輸入端以接收第一電壓信號VGH。
[0046]第二反相器R2的輸入端與第一時鐘信號端連接以接收第一時鐘信號CK1，第二反相器R2的輸出端與第六晶體管M6的柵極連接。
[0047]第六晶體管M6的第一極與第五晶體管M5的第二極連接。
[0048]第七晶體管M7的柵極連接至第一時鐘信號端以接收第一時鐘信號CK1，第七晶體管M7的第二極與第六晶體管M6的第二極連接至節(jié)點電位控制器310的輸出端(S卩N1節(jié)點)，第七晶體管M7的第一極與第八晶體管M8的第二極連接。
[0049]第八晶體管M8的第一極連接至第二電壓輸入端以接收第二電壓信號VGL。
[0050]第一電容Cl連接在第一電壓輸入端和第六晶體管M6的第二極之間。而由于第六晶體管M6的第二極連接至N1節(jié)點，因而第一電容C1的其中一端也連接至N1節(jié)點。
[0051 ]在一些可選的實現(xiàn)方式中，第一晶體管Ml、第二晶體管M2、第七晶體管M7和第八晶體管M8可以為NM0S晶體管。第三晶體管M3、第四晶體管M4、第五晶體管M5和第六晶體管M6可以為PM0S晶體管。第一電壓輸入端輸入的第一電壓信號的電壓值(VGH)大于第二電壓輸入端輸入的第二電壓信號的電壓值(VGL)。
[0052]本實施例的移位寄存單元，通過采用驅(qū)動能力較強的第一電壓信號VGH和第二電壓信號VGL來向移位寄存單元提供輸出，避免了時鐘信號驅(qū)動可能造成的信號延遲和短路功耗，提高了移位寄存器中各移位寄存單元的輸出信號的負(fù)載驅(qū)動能力。
[0053 ]參見圖4所示，為本申請再一實施例的移位寄存單元的電路結(jié)構(gòu)示意圖400。
[0054]與圖2所示的實施例相比，圖4所示的實施例中，同樣包括節(jié)點電位控制器410和輸出單元420。與圖2所示的實施例不同之處在于，圖4所示的實施例進一步限定了節(jié)點電位控制器的結(jié)構(gòu)，且圖4所示的實施例中的節(jié)點電位控制器410的結(jié)構(gòu)與圖3所示的實施例中節(jié)點電位控制器310的結(jié)構(gòu)不同。
[0055]下面，將重點描述圖4所示實施例與圖2、圖3所示實施例的不同之處，而不再贅述圖4所示實施例與圖2、圖3所示實施例的相同之處。
[0056]如圖4所示，節(jié)點電位控制器410包括第二電容C2、第三反相器R3、第九晶體管M9、第十晶體管Ml 0、第^^一晶體管Ml 1和第十二晶體管Ml 2。
[0057]其中，第九晶體管M9的柵極和第十二晶體管M12的柵極連接至移位信號端以接收移位電壓信號IN。第九晶體管M9的第一極連接至第一電壓輸入端以接收第一電壓信號VGH。
[0058]第十晶體管M10的柵極連接至第一時鐘信號端以接收第一時鐘信號CK1，第十晶體管M10的第一極與第九晶體管M9的第二極連接。
[0059]第三反相器R3的輸入端與第一時鐘信號端連接，且第三反相器R3的輸出端與第十一晶體管Mil的柵極連接。
[0060]第十一晶體管Mil的第二極與第十晶體管M10的第二極連接至節(jié)點電位控制器的輸出端，即N1節(jié)點。
[0061 ]第十二晶體管Μ12的第二極與第^^一晶體管Ml 1的第一極連接，第十二晶體管Μ12的第一極連接至第二電壓信號輸入端以接收第二電壓信號VGL。
[0062]第二電容C2連接在第一電壓輸入端和第十晶體管M10的第二極之間。而由于第十晶體管Ml 0的第二極連接至N1節(jié)點，因而第二電容C2的其中一端也連接至N1節(jié)點。
[0063]在一些可選的實現(xiàn)方式中，本實施例的移位寄存單元，還可以包括第四反相器R4。第四反相器R4的輸入端與節(jié)點電位控制器410的輸出端連接，第四反相器R4的輸出端與第一反相器R1的輸入端連接。
[0064]本實施例的移位寄存單元，通過采用驅(qū)動能力較強的第一電壓信號VGH和第二電壓信號VGL來向移位寄存單元提供輸出，避免了時鐘信號驅(qū)動可能造成的信號延遲和短路功耗，提高了移位寄存器中各移位寄存單元的輸出信號的負(fù)載驅(qū)動能力。
[0065]在一些可選的實現(xiàn)方式中，本實施例的第一反相器R1的輸出端還可以連接至輸出單元420的第二輸出端0UT2。
[0066]這樣一來，采用如圖4所示實施例的移位寄存單元，可以生成兩個輸出信號(分別對應(yīng)0UT1輸出的第一輸出信號和0UT2輸出的第二輸出信號)，在輸出信號數(shù)量相同的前提下，減小了電子元件的數(shù)量，從而節(jié)省了移位寄存單元所占的空間面積，利于顯示裝置的窄邊框化的實現(xiàn)。
[0067]在一些可選的實現(xiàn)方式中，第一晶體管Ml、第二晶體管M2、第^^一晶體管Mil、第十二晶體管M12例如可以為NM0S晶體管。第三晶體管M3、第四晶體管M4、第九晶體管M9、第十晶體管M10例如可以為PM0S晶體管。第一電壓輸入端輸入的第一電壓信號的電壓值(VGH)大于第二電壓輸入端輸入的第二電壓信號的電壓值(VGL)。
[0068]進一步參考圖5所示，其示出了根據(jù)本申請的移位寄存單元的又一實施例的電路結(jié)構(gòu)圖500。
[0069]與圖4所示實施例的移位寄存單元相比，圖5所示實施例的移位寄存單元中的輸出單元520還包括第十三晶體管M13、第十四晶體管M14和第十五晶體管M15。
[0070]其中，第十三晶體管M13和第十四晶體管M14的柵極連接至第三時鐘信號端以接收第三時鐘信號CK3，第十三晶體管M13的第一極連接至第一晶體管Ml的第二極。
[0071]第十四晶體管M14的第二極與第十三晶體管M13的第二極連接，第十四晶體管M14的第一極連接至第一電壓輸入端以接收第一電壓信號VGH。
[0072]第十五晶體管M15的柵極與第一反相器R1的輸出端連接，第十五晶體管M15的第一極連接至第一電壓輸入端以接收第一電壓信號VGH。第十五晶體管M15的第二極