柵極驅(qū)動(dòng)電路及其驅(qū)動(dòng)方法、陣列基板和顯示裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于顯示技術(shù)領(lǐng)域，具體涉及一種柵極驅(qū)動(dòng)電路及其驅(qū)動(dòng)方法、陣列基板和顯示裝置。
【背景技術(shù)】
[0002]現(xiàn)有技術(shù)中，顯示屏中每一像素結(jié)構(gòu)均包括薄膜晶體管(ThinFilm Transistor,簡(jiǎn)稱(chēng)TFT)，其中的柵線(xiàn)驅(qū)動(dòng)信號(hào)由驅(qū)動(dòng)芯片(Driver IC)提供，通過(guò)時(shí)序控制器Tcon將矩形波形移位作為柵極驅(qū)動(dòng)信號(hào)提供給顯示屏的柵線(xiàn)。
[0003]隨著薄膜晶體管技術(shù)的迅速發(fā)展，各個(gè)生產(chǎn)廠家正努力研究新技術(shù)以降低成本，從而提升產(chǎn)品的市場(chǎng)競(jìng)爭(zhēng)力。陣列基板行驅(qū)動(dòng)(Gate On Array，簡(jiǎn)稱(chēng)GOA)技術(shù)應(yīng)運(yùn)而生，其是將薄膜晶體管的柵極開(kāi)關(guān)電路集成在陣列基板上，去掉柵極集成電路部分，從而節(jié)省了材料和工藝步驟，達(dá)到降低成本的目的。
[0004]現(xiàn)有的具有一個(gè)電容的GOA電路中，有的是通過(guò)一個(gè)時(shí)鐘信號(hào)控制下拉節(jié)點(diǎn)H)，然后再通過(guò)下拉節(jié)點(diǎn)ro控制上拉節(jié)點(diǎn)PU和輸出端OUT的下拉。但是，由于下拉節(jié)點(diǎn)ro的占空比為50%，所以輸出端OUT在掃描周期一半時(shí)間內(nèi)被下拉，另一半時(shí)間懸浮floating，導(dǎo)致輸出端OUT的噪聲比較大;有的通過(guò)電源VDD控制下拉節(jié)點(diǎn)PD，從而使下拉節(jié)點(diǎn)PD—直處于高電壓狀態(tài)，這樣可以使上拉節(jié)點(diǎn)PU和輸出端OUT—直被拉低，這樣的結(jié)構(gòu)雖然解決了噪聲問(wèn)題，但是不利于薄膜晶體管的壽命。
[0005]可見(jiàn)，設(shè)計(jì)一種噪聲小，能保證薄膜晶體管具有較長(zhǎng)壽命的驅(qū)動(dòng)電路成為目前亟待解決的技術(shù)問(wèn)題。

【發(fā)明內(nèi)容】

[0006]本發(fā)明所要解決的技術(shù)問(wèn)題是針對(duì)現(xiàn)有技術(shù)中存在的上述不足，提供一種柵極驅(qū)動(dòng)電路及其驅(qū)動(dòng)方法、陣列基板和顯示裝置，該柵極驅(qū)動(dòng)電路噪聲小，能保證薄膜晶體管具有較長(zhǎng)壽命。
[0007]解決本發(fā)明技術(shù)問(wèn)題所采用的技術(shù)方案是該柵極驅(qū)動(dòng)電路，包括多個(gè)級(jí)聯(lián)的柵極驅(qū)動(dòng)單元，每一所述柵極驅(qū)動(dòng)單元用于為一條柵線(xiàn)提供柵極驅(qū)動(dòng)信號(hào)，所述柵極驅(qū)動(dòng)單元包括輸入模塊、輸出模塊、復(fù)位模塊和保持模塊，其中:
[0008]所述輸入模塊，分別連接上拉節(jié)點(diǎn)、輸入信號(hào)和電源，用于將所述上拉節(jié)點(diǎn)的電壓上拉為高電平，所述上拉節(jié)點(diǎn)為所述輸入模塊與輸出模塊之間的連接點(diǎn)；
[0009]所述輸出模塊，分別連接所述上拉節(jié)點(diǎn)、第一時(shí)鐘信號(hào)，用于在第一時(shí)鐘信號(hào)和所述上拉節(jié)點(diǎn)的控制下通過(guò)輸出端輸出柵極驅(qū)動(dòng)信號(hào)；
[0010]所述復(fù)位模塊，分別連接重置信號(hào)、所述上拉節(jié)點(diǎn)和參考電壓，用于在重置信號(hào)的控制下復(fù)位所述上拉節(jié)點(diǎn)的電壓；
[0011 ]所述保持模塊，分別連接輸入信號(hào)、下一級(jí)所述柵極驅(qū)動(dòng)單元的所述上拉節(jié)點(diǎn)的信號(hào)、所述第一時(shí)鐘信號(hào)、第二時(shí)鐘信號(hào)、參考電壓、所述上拉節(jié)點(diǎn)和所述輸出模塊，用于將所述上拉節(jié)點(diǎn)的電壓和所述輸出模塊的輸出信號(hào)持續(xù)下拉為低電平。
[0012]優(yōu)選的是，所述輸入模塊包括第一晶體管，所述第一晶體管的柵極連接輸入信號(hào)，第一極連接所述電源，第二極連接所述上拉節(jié)點(diǎn)。
[0013]優(yōu)選的是，所述復(fù)位模塊包括第二晶體管，所述第二晶體管的柵極連接重置信號(hào)，第一極連接所述上拉節(jié)點(diǎn)，第二極連接所述參考電壓。
[0014]優(yōu)選的是，所述輸出模塊包括第三晶體管和第一電容，其中:
[0015]所述第三晶體管，其柵極連接所述上拉節(jié)點(diǎn)，第一極連接所述第一時(shí)鐘信號(hào)，第二極連接所述第一電容的第二端；
[0016]所述第一電容，其第一端連接所述上拉節(jié)點(diǎn)，所述第一電容的第二端與所述第三晶體管的第二極的連接端為所述輸出端。
[0017]優(yōu)選的是，所述保持模塊包括第四晶體管、第五晶體管、第六晶體管和第七晶體管，其中:
[0018]所述第四晶體管，其柵極連接第二時(shí)鐘信號(hào)，第一極連接輸入信號(hào)，第二極連接所述上拉節(jié)點(diǎn)；
[0019]所述第五晶體管，其柵極連接第一時(shí)鐘信號(hào)，第一極連接所述上拉節(jié)點(diǎn)，第二極連接下一級(jí)所述柵極驅(qū)動(dòng)單元的所述上拉節(jié)點(diǎn)；
[0020]所述第六晶體管，其柵極連接第二時(shí)鐘信號(hào)，第一極連接所述輸出端，第二極連接參考電壓；
[0021]所述第七晶體管，其柵極連接第二時(shí)鐘信號(hào)，第一極連接所述輸出端，第二極連接下一級(jí)所述柵極驅(qū)動(dòng)單元的所述上拉節(jié)點(diǎn)的信號(hào)。
[0022]優(yōu)選的是，在末端的所述柵極驅(qū)動(dòng)單元中還包括關(guān)閉模塊，所述關(guān)閉模塊包括第八晶體管，所述第八晶體管的柵極連接控制信號(hào)，第一極連接上拉節(jié)點(diǎn)，第二極連接參考信號(hào)。
[0023]—種陣列基板，包括上述的柵極驅(qū)動(dòng)電路。
[0024]一種顯示裝置，包括上述的陣列基板。
[0025]一種上述的柵極驅(qū)動(dòng)電路的驅(qū)動(dòng)方法，包括輸入階段、輸出階段、復(fù)位階段、保持階段，其中:
[0026]在輸入階段:所述輸入模塊接收上一級(jí)所述柵極驅(qū)動(dòng)單元的所述輸出模塊的輸出信號(hào)作為輸入信號(hào)，并將輸入信號(hào)存儲(chǔ)于所述上拉節(jié)點(diǎn)；
[0027]在輸出階段:在第一時(shí)鐘信號(hào)的控制下，通過(guò)所述輸出模塊的輸出端輸出高電平；
[0028]在復(fù)位階段:以下一級(jí)所述柵極驅(qū)動(dòng)單元的所述輸出模塊的輸出信號(hào)作為重置信號(hào)，拉低所述上拉節(jié)點(diǎn)的電壓；
[0029]在保持階段:在第一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)的控制下，保持拉低所述上拉節(jié)點(diǎn)和所述輸出端的電壓。
[0030]優(yōu)選的是，在輸入階段:輸入信號(hào)為高電平，第一晶體管打開(kāi)，上拉節(jié)點(diǎn)為高電平；第三晶體管打開(kāi)，第一時(shí)鐘信號(hào)為低電平，輸出端輸出低電平;第二時(shí)鐘信號(hào)為高電平，第四晶體管、第六晶體管打開(kāi)，上拉節(jié)點(diǎn)為高電平，輸出端被拉低;第一時(shí)鐘信號(hào)為低電平，第五晶體管、第七晶體管關(guān)閉；
[0031]在輸出階段:由于第一電容的自舉作用，上拉節(jié)點(diǎn)電平繼續(xù)升高，第三晶體管打開(kāi)，第一時(shí)鐘信號(hào)為高電平，輸出端輸出高電平作為本級(jí)所述柵極驅(qū)動(dòng)單元的柵極驅(qū)動(dòng)信號(hào)；同時(shí)，第五晶體管、第七晶體管打開(kāi)，此時(shí)，下一級(jí)所述柵極驅(qū)動(dòng)單元的上拉節(jié)點(diǎn)為高電平，上拉節(jié)點(diǎn)仍為高電平；
[0032]在復(fù)位階段:重置信號(hào)為高電平，第二晶體管打開(kāi)，上拉節(jié)點(diǎn)被拉低，第二時(shí)鐘信號(hào)為高電平，第四晶體管、第六晶體管打開(kāi)，上拉節(jié)點(diǎn)和輸出端被拉低;第一時(shí)鐘信號(hào)為低電平，第五晶體管、第七晶體管關(guān)閉；
[0033]在保持階段:第二時(shí)鐘信號(hào)為低電平，第四晶體管、第六晶體管關(guān)閉，第一時(shí)鐘信號(hào)為高電平，第五晶體管、第七晶體管打開(kāi)，上拉節(jié)點(diǎn)和輸出端被拉低;之后第二時(shí)鐘信號(hào)和第一時(shí)鐘信號(hào)交替為高低電平，分別控制第四晶體管、第六晶體管和第五晶體管、第七晶體管，上拉節(jié)點(diǎn)和輸出端保持被拉低。
[0034]優(yōu)選的是，所述第一時(shí)鐘信號(hào)和所述第二時(shí)鐘信號(hào)為一對(duì)時(shí)序相同、相位相反的矩形脈沖波，其高低電平各占50%;并且，所述第二時(shí)鐘信號(hào)的高電平先于所述第一時(shí)鐘信號(hào)。
[0035]優(yōu)選的是，還包括關(guān)閉階段，所述關(guān)閉階段中，第八晶體管打開(kāi)，上拉節(jié)點(diǎn)和輸出端保持被拉低;其中:
[0036]從幀開(kāi)始信號(hào)STV開(kāi)啟，到末端的所述柵極驅(qū)動(dòng)單元的輸出端輸出高電平，控制信號(hào)均為低電平；當(dāng)末端的柵極驅(qū)動(dòng)單元的輸出端輸出高電平后，一直到下一個(gè)幀開(kāi)始信號(hào)有效，控制信號(hào)為高電平。
[0037]本發(fā)明的有益效果是:該柵極驅(qū)動(dòng)電路及其相應(yīng)的柵極驅(qū)動(dòng)方法，使上拉節(jié)點(diǎn)PU和輸出端OUT—直被拉低，相對(duì)于現(xiàn)有技術(shù)中晶體管100%開(kāi)啟時(shí)間的情況或者50%時(shí)間懸浮的情況，有效地解決了噪聲問(wèn)題，而且有利于薄膜晶體管的壽命。
【附圖說(shuō)明】
[0038]圖1為本發(fā)明實(shí)施例1中柵極驅(qū)動(dòng)電路的模塊結(jié)構(gòu)示意圖；
[0039]圖2為本發(fā)明實(shí)施例1中柵極驅(qū)動(dòng)單元的電路原理圖；
[0040]圖3為本發(fā)明實(shí)施例1中柵極驅(qū)動(dòng)單元的一種時(shí)序波形圖；
[0041 ]圖4為圖2的單向驅(qū)動(dòng)的電路原理圖；
[0042]圖5為本發(fā)明實(shí)施例1柵極驅(qū)動(dòng)電路中具有末