接?xùn)艠O驅(qū)動(dòng)信號(hào)輸入端CLK，源、漏極分別連接到下拉節(jié)點(diǎn)ro和第一低電平信號(hào)輸入端LVGL的薄膜晶體管M9 ；
[0112]本實(shí)用新型實(shí)施例中，柵極驅(qū)動(dòng)信號(hào)具體可為下拉節(jié)點(diǎn)ro控制信號(hào)的反相信號(hào)。
[0113]在移位寄存器電路中傳統(tǒng)的GOA電路，最大的薄膜晶體管M3的閾值電壓一般為正值。但由于制作工藝、工作環(huán)境等因素的影響，薄膜晶體管M3的閾值電壓會(huì)產(chǎn)生漂移，出現(xiàn)負(fù)值的情形。為了保證薄膜晶體管M3閾值電壓為負(fù)時(shí)還能夠正常工作，在本實(shí)用新型的具體實(shí)施例中，還可設(shè)置兩個(gè)低電平信號(hào)輸入端即第一低電平信號(hào)輸入端LVGL和第二低電平信號(hào)輸入端(VGL)，本級(jí)驅(qū)動(dòng)輸出節(jié)點(diǎn)OUTPUT的拉低由第二低電平信號(hào)輸入端VGL輸出的信號(hào)負(fù)責(zé)，而上拉節(jié)點(diǎn)PU的拉低由輸出的低電平信號(hào)的電壓值更低的第一低電平信號(hào)輸入端LVGL輸入的信號(hào)負(fù)責(zé)，使得即使薄膜晶體管M3閾值電壓為負(fù)時(shí)移位寄存器仍能夠正常工作。
[0114]這樣，如圖7所示本實(shí)用新型實(shí)施例提供的移位寄存器單元具體還可以包括:
[0115]驅(qū)動(dòng)信號(hào)輸入端CLK，用于接收柵極驅(qū)動(dòng)信號(hào)；
[0116]柵極連接上拉節(jié)點(diǎn)PU，源、漏極分別連接到驅(qū)動(dòng)信號(hào)輸入端CLK和本級(jí)驅(qū)動(dòng)輸出節(jié)點(diǎn)OUTPUT的薄膜晶體管M3 ；
[0117]柵極連接復(fù)位信號(hào)輸入端Rst，源、漏極分別連接到第一低電平信號(hào)輸入端LVGL和上拉節(jié)點(diǎn)PU的第一復(fù)位薄膜晶體管M2 ;
[0118]柵極連接復(fù)位信號(hào)輸入端Rst，源、漏極分別連接到本級(jí)驅(qū)動(dòng)輸出節(jié)點(diǎn)OUTPUT和第二低電平信號(hào)輸入端VGL的第二復(fù)位薄膜晶體管M4。
[0119]同時(shí)，該實(shí)施例中，第一低電平信號(hào)的電壓值小于第二低電平信號(hào)。
[0120]為了保證本級(jí)驅(qū)動(dòng)輸出節(jié)點(diǎn)OUTPUT的正常工作，本實(shí)用新型實(shí)施例還為本級(jí)驅(qū)動(dòng)輸出節(jié)點(diǎn)OUTPUT的拉低提供了至少一個(gè)輔助拉低的薄膜晶體管M13和/或薄膜晶體管M14，其中薄膜晶體管M13由下拉節(jié)點(diǎn)H)控制，而薄膜晶體管M14由下拉節(jié)點(diǎn)H)控制信號(hào)輸入端CLKB輸出的信號(hào)控制。
[0121]按照驅(qū)動(dòng)時(shí)序的設(shè)計(jì)，當(dāng)本級(jí)驅(qū)動(dòng)輸出節(jié)點(diǎn)output輸出高電平之后，下拉節(jié)點(diǎn)ro應(yīng)該處于高電平，以導(dǎo)通下拉薄膜晶體管M8，保證上拉節(jié)點(diǎn)處于低電平。而本級(jí)驅(qū)動(dòng)輸出節(jié)點(diǎn)OUTPUT輸出高電平后，下拉節(jié)點(diǎn)ro控制信號(hào)輸入端CLKB輸出高電平。
[0122]因此，當(dāng)本級(jí)驅(qū)動(dòng)輸出節(jié)點(diǎn)OUTPUT輸出高電平之后，下拉節(jié)點(diǎn)ro處于高電平，而下拉節(jié)點(diǎn)ro控制信號(hào)輸入端CLKB也輸出高電平，二者都可以達(dá)到重置信號(hào)的作用，實(shí)現(xiàn)了對(duì)第二復(fù)位薄膜晶體管M4的備份。
[0123]那么，如圖8所示，本實(shí)用新型實(shí)施例所提供的移位寄存器單元，具體還可以包括:
[0124]柵極連接下拉節(jié)點(diǎn)PD，源、漏極分別連接到本級(jí)驅(qū)動(dòng)輸出節(jié)點(diǎn)OUTPUT和第二低電平信號(hào)輸入端VGL的薄膜晶體管M13 ;和/或
[0125]柵極連接下拉節(jié)點(diǎn)ro控制信號(hào)輸入端CLKB，源、漏極分別連接到本級(jí)驅(qū)動(dòng)輸出節(jié)點(diǎn)OUTPUT和第二低電平信號(hào)輸入端VGL的薄膜晶體管M14。
[0126]本級(jí)驅(qū)動(dòng)輸出節(jié)點(diǎn)(OUTPUT)輸出高電平后，所述ro節(jié)點(diǎn)控制信號(hào)輸入端(CLKB)輸出高電平。
[0127]現(xiàn)有技術(shù)中，每一個(gè)移位寄存器單元的輸出都具有3個(gè)作用:
[0128]1、輸出柵極驅(qū)動(dòng)信號(hào)給顯示區(qū)域的柵線，以實(shí)現(xiàn)顯示區(qū)域的按行掃描；
[0129]2、輸出控制信號(hào)給上一級(jí)移位寄存器單元，作為上一級(jí)移位寄存器單元的復(fù)位信號(hào);
[0130]3、輸出控制信號(hào)給下一級(jí)移位寄存器單元，作為下一級(jí)移位寄存器單元的啟動(dòng)信號(hào)。
[0131]從以上的描述可以發(fā)現(xiàn)，移位寄存器單元的輸出有3個(gè)作用，在現(xiàn)有技術(shù)中，每一個(gè)移位寄存器單元都只有一個(gè)驅(qū)動(dòng)輸出節(jié)點(diǎn)OUTPUT，因此其控制和輸出由一個(gè)節(jié)點(diǎn)即接口來實(shí)現(xiàn)，容易導(dǎo)致控制和輸出之間相互干擾。
[0132]為了降低這種干擾，本實(shí)用新型實(shí)施例中增加一個(gè)本級(jí)驅(qū)動(dòng)輸出節(jié)點(diǎn)的鏡像節(jié)點(diǎn)即本級(jí)控制輸出節(jié)點(diǎn)0UTPUT_C( 二者的輸出信號(hào)相同但連接關(guān)系不同)，以實(shí)現(xiàn)控制和輸出的分離，降低控制和輸出之間的相互干擾。
[0133]在一具體實(shí)施例中，本級(jí)驅(qū)動(dòng)輸出節(jié)點(diǎn)可與對(duì)應(yīng)的柵線連接，而本級(jí)控制輸出節(jié)點(diǎn)可與上一級(jí)和下一級(jí)移位寄存器單元連接。
[0134]按照驅(qū)動(dòng)時(shí)序的設(shè)計(jì)，當(dāng)本級(jí)驅(qū)動(dòng)輸出節(jié)點(diǎn)OUTPUT輸出高電平之后，下拉節(jié)點(diǎn)ro應(yīng)該處于高電平，以導(dǎo)通下拉薄膜晶體管M8，保證上拉節(jié)點(diǎn)PU處于低電平。因此，在本實(shí)用新型具體實(shí)施例中，可增設(shè)一薄膜晶體管M12由下拉節(jié)點(diǎn)ro控制進(jìn)行放電，實(shí)現(xiàn)了持續(xù)的放電，防止本級(jí)驅(qū)動(dòng)輸出節(jié)點(diǎn)OUTPUT輸出錯(cuò)誤的信號(hào)。
[0135]那么，如圖9所示，本實(shí)用新型實(shí)施例提供的移位寄存器單元具體還可以包括:
[0136]驅(qū)動(dòng)信號(hào)輸入端(CLK)，用于接收柵極驅(qū)動(dòng)信號(hào)；
[0137]柵極連接上拉節(jié)點(diǎn)PU，源、漏極分別連接到驅(qū)動(dòng)信號(hào)輸入端CLK和本級(jí)驅(qū)動(dòng)輸出節(jié)點(diǎn)OUTPUT的薄膜晶體管M3 ；
[0138]柵極連接所述上拉節(jié)點(diǎn)PU，源、漏極分別連接到驅(qū)動(dòng)信號(hào)輸入端CLK和本級(jí)控制輸出節(jié)點(diǎn)0UTPUT_C的薄膜晶體管Mll ；
[0139]柵極連接下拉節(jié)點(diǎn)ro，源、漏極分別連接到所述本級(jí)控制輸出節(jié)點(diǎn)0UTPUT_C和第一低電平信號(hào)輸入端LVGL的薄膜晶體管(M12)；
[0140]所述控制輸出節(jié)點(diǎn)和下一級(jí)移位寄存器單元的啟動(dòng)信號(hào)輸入端INPUT以及上一級(jí)移位寄存器單元的復(fù)位信號(hào)輸入端Rst連接。
[0141]本實(shí)用新型實(shí)施例所提供的移位寄存器單元的一個(gè)完整結(jié)構(gòu)示意圖可如圖10所不O
[0142]上述本實(shí)用新型實(shí)施例所涉及的薄膜晶體管，具體可為N型薄膜晶體管，但是，可以理解的是，通過簡(jiǎn)單的時(shí)序變化，以上薄膜晶體管還可為P型薄膜晶體管。
[0143]本實(shí)用新型實(shí)施例還提供了一種移位寄存器單元驅(qū)動(dòng)方法，該方法具體可以用于驅(qū)動(dòng)上述本實(shí)用新型實(shí)施例通過的移位寄存器單元。
[0144]該方法具體可以包括:
[0145]在第一時(shí)間和第二時(shí)間之間，第一放電控制單元I輸出第一控制信號(hào)到放電薄膜晶體管Ml的柵極，使得放電薄膜晶體管Ml處于導(dǎo)通狀態(tài)，以使放電薄膜晶體管Ml源、漏極連接的第一低電平信號(hào)輸入端LVGL與上拉節(jié)點(diǎn)UP之間電路導(dǎo)通，使第一低電平信號(hào)輸入端LVGL接收的第一低電平信號(hào)輸出到上拉節(jié)點(diǎn)PU，對(duì)上拉節(jié)點(diǎn)PU進(jìn)行放電。
[0146]本實(shí)用新型實(shí)施例中所涉及的第一時(shí)間，具體可為移位寄存器處理完第一幀的結(jié)束時(shí)間，本實(shí)用新型實(shí)施例所涉及的第二時(shí)間，具體可為移位寄存器處理與第一幀相鄰的第二幀的開始時(shí)間。
[0147]下面，以附圖11所示時(shí)序圖應(yīng)用于如圖10所示移位寄存器單元為例，對(duì)本實(shí)用新型實(shí)施例提供的移位寄存器單元的一個(gè)具體工作周期進(jìn)行詳細(xì)的描述。
[0148]本實(shí)用新型實(shí)施例所提供的移位寄存器單元，在一幀時(shí)間周期內(nèi)，具體可以包括三個(gè)階段:第一階段即預(yù)充電階段、第二階段即充電階段以及第三階段即放電復(fù)位階段。由于本實(shí)用新型實(shí)施例所提供的移位寄存器中還可在相鄰的兩幀之間對(duì)上拉節(jié)點(diǎn)PU進(jìn)行放電，因此，在圖11所示時(shí)序圖中，還包括相鄰兩幀之間的放電階段。
[0149]具體的:
[0150]在第一階段即預(yù)充電階段(圖11中A所示)，第一控制信號(hào)輸入端STV可接收低電平信號(hào)，啟動(dòng)信號(hào)輸入端INPUT可接收高電平信號(hào)，驅(qū)動(dòng)信號(hào)輸入端CLK可接收低電平信號(hào)，下拉節(jié)點(diǎn)ro控制信號(hào)輸入端CLKB可接收高電平信號(hào)，復(fù)位信號(hào)輸入端Rst可接收低電平信號(hào)，那么，薄膜晶體管M15、薄膜晶體管M6、薄膜晶體管M7處于導(dǎo)通狀態(tài)，上拉節(jié)點(diǎn)電位被拉高，下拉節(jié)點(diǎn)PU電位被拉低，薄膜晶體管M14處于導(dǎo)通狀態(tài)，驅(qū)動(dòng)輸出節(jié)點(diǎn)OUTPUT輸出低電平信號(hào)，薄膜晶體管MlI處于導(dǎo)通狀態(tài)，控制輸出節(jié)點(diǎn)0UTPUT_C輸出低電平信號(hào)。
[0151]在第二階段即充電階段(也可以理解為輸出階段)，第一控制信號(hào)輸入端STV可接收低電平信號(hào)，啟動(dòng)信號(hào)輸入端INPUT可接收低電平信號(hào)，驅(qū)動(dòng)信號(hào)輸入端CLK可接收高電平信號(hào)，下拉節(jié)點(diǎn)ro控制信號(hào)輸入端CLKB可接收低電平信號(hào)，復(fù)位信號(hào)輸入端Rst可接收低電平信號(hào)，那么，薄膜晶體管M3處于導(dǎo)通狀態(tài)，驅(qū)動(dòng)輸出節(jié)點(diǎn)OUTPUT輸出高電平信號(hào)，基于電容C的自舉效應(yīng)，上拉節(jié)點(diǎn)的電位再次被拉高，薄膜晶體管Ml I處于導(dǎo)通狀態(tài)，控制輸出節(jié)點(diǎn)0UTPUT_C輸出高電平信號(hào)，薄膜晶體管M9處于導(dǎo)通狀態(tài)，下拉節(jié)點(diǎn)ro繼續(xù)被放電而導(dǎo)致電位再次被拉低。
[0152]第三階段即放電復(fù)位階段，第一控制信號(hào)輸入端STV可接收低電平信號(hào)，啟動(dòng)信號(hào)輸入端INPUT可接收低電平信號(hào)，驅(qū)動(dòng)信號(hào)輸入端CLK可接收低電平信號(hào)，下拉節(jié)點(diǎn)ro控制信號(hào)輸入端CLKB可接收高電平信號(hào)，復(fù)位信號(hào)輸入端Rst可接收高電平信號(hào)，那么，薄膜晶體管M5處于導(dǎo)通狀態(tài)，薄膜晶體管M6、薄膜晶體管M7、薄膜晶體管M9處于截止?fàn)顟B(tài)，致使下拉節(jié)點(diǎn)H)的電位被拉高，從而使下拉薄膜晶體管M8處于導(dǎo)通狀態(tài)，同時(shí)，第一復(fù)位薄膜晶體管M2也處于導(dǎo)通狀態(tài)，從而實(shí)現(xiàn)對(duì)上拉節(jié)點(diǎn)UP的放電。薄膜晶體管M12、薄膜晶體管M13、薄膜晶體管M14以及第二復(fù)位薄膜晶