移位寄存器、柵極驅(qū)動電路、顯示裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]實用新型屬于柵極驅(qū)動技術(shù)領(lǐng)域，具體涉及一種移位寄存器、柵極驅(qū)動電路、顯示
目.0
【背景技術(shù)】
[0002]陣列基板是顯示裝置(液晶顯示裝置，有機(jī)發(fā)光二極管顯示裝置等)的重要部件之一。陣列基板中包括多條柵線，這些柵線中要輪流通入導(dǎo)通信號。為驅(qū)動?xùn)啪€，一種現(xiàn)有方法是使用柵極驅(qū)動電路(GOA)，即將用于驅(qū)動各柵線的電路制備在陣列基板中。柵極驅(qū)動電路通常由多個級聯(lián)的移位寄存器組成，每個移位寄存器用于驅(qū)動一條柵線。
[0003]圖1示出了一種現(xiàn)有的移位寄存器，其由多個晶體管、電容等組成。從圖1中可見，移位寄存器的下拉節(jié)點ro的電平由第二時鐘信號端CLKB通過晶體管M控制；且下拉節(jié)點PD又連接多個其他晶體管，這些晶體管均有一定的寄生電容、寄生電阻等，由此，當(dāng)?shù)诙r鐘信號端CLKB的信號要拉動下拉節(jié)點ro的電平變化(如由低到高)時，其需要產(chǎn)生較大的功耗，并由此產(chǎn)生較大延遲(delay)。尤其是多個移位寄存器的第二時鐘信號端CLKB的信號通常是由同一個端口提供的，這樣各移位寄存器的功耗相互疊加，導(dǎo)致最終第二時鐘信號端CLKB的信號延遲嚴(yán)重，影響顯示效果，并產(chǎn)生很大功耗，浪費能量。
【實用新型內(nèi)容】
[0004]實用新型針對現(xiàn)有的柵極驅(qū)動電路的移位寄存器中延遲和功耗大的問題，提供一種可降低延遲和功耗的移位寄存器、柵極驅(qū)動電路、顯示裝置。
[0005]解決實用新型技術(shù)問題所采用的技術(shù)方案是一種移位寄存器，其包括上拉節(jié)點、第一下拉節(jié)點、第二下拉節(jié)點、第一時鐘信號端、第二時鐘信號端、第一信號端、第二信號端、關(guān)斷信號端、輸出端，以及:
[0006]輸入模塊，用于將上一級移位寄存器輸出端的信號引入上拉節(jié)點；
[0007]輸出模塊，用于根據(jù)上拉節(jié)點的電平，將第一時鐘信號端的信號引入輸出端；
[0008]重置模塊；用于在下一級移位寄存器輸出端的信號的控制下，用關(guān)斷信號端、第一信號端、第二信號端的信號重置上拉節(jié)點、輸出端、第一下拉節(jié)點、第二下拉節(jié)點；
[0009]定壓模塊，用于根據(jù)上拉節(jié)點的電平，將關(guān)斷信號端的信號引入第一下拉節(jié)點和第二下拉節(jié)點；
[0010]保持模塊，用于在第二時鐘信號端的控制下，將第一信號端、第二信號端的信號分別引入第一下拉節(jié)點，第二下拉節(jié)點，從而將關(guān)斷信號端的信號引入上拉節(jié)點和輸出端。
[0011]優(yōu)選的是，所述輸入模塊包括:第一晶體管，其柵極和第一極連接上一級移位寄存器輸出端，第二極連接上拉節(jié)點。
[0012]進(jìn)一步優(yōu)選的是，所述輸出模塊包括:第三晶體管，其柵極連接上拉節(jié)點，第一極連接第一時鐘信號端，第二極連接輸出端；存儲電容，其第一極連接上拉節(jié)點，第二極連接輸出端。
[0013]進(jìn)一步優(yōu)選的是，所述重置模塊包括:第二晶體管，其柵極連接下一級移位寄存器輸出端，第一極連接上拉節(jié)點，第二極連接關(guān)斷信號端；第四晶體管，其柵極連接下一級移位寄存器輸出端，第一極連接輸出端，第二極連接關(guān)斷信號端；第七晶體管，其柵極連接下一級移位寄存器輸出端，第一極連接第一信號端，第二極連接第一下拉節(jié)點；第八晶體管，其柵極連接下一級移位寄存器輸出端，第一極連接第二信號端，第二極連接第二下拉節(jié)點。
[0014]進(jìn)一步優(yōu)選的是，所述定壓模塊包括:第九晶體管，其柵極連接上拉節(jié)點，第一極連接第一下拉節(jié)點，第二極連接關(guān)斷信號端；第十晶體管，其柵極連接上拉節(jié)點，第一極連接第二下拉節(jié)點，第二極連接關(guān)斷信號端。
[0015]進(jìn)一步優(yōu)選的是，所述保持模塊包括:第五晶體管，其柵極連接第二時鐘信號端，第一極連接第一信號端，第二極連接第一下拉節(jié)點；第六晶體管，其柵極連接第二時鐘信號端，第一極連接第二信號端，第二極連接第二下拉節(jié)點；第十一晶體管，其柵極連接第一下拉節(jié)點，第一極連接上拉節(jié)點，第二極連接關(guān)斷信號端；第十二晶體管，其柵極連接第一下拉節(jié)點，第一極連接輸出端，第二極連接關(guān)斷信號端；第十三晶體管，其柵極連接第二下拉節(jié)點，第一極連接上拉節(jié)點，第二極連接關(guān)斷信號端；第十四晶體管，其柵極連接第二下拉節(jié)點，第一極連接輸出端，第二極連接關(guān)斷信號端。
[0016]進(jìn)一步優(yōu)選的是，所述第九晶體管的寄生電阻小于第五晶體管的寄生電阻；所述第十晶體管的寄生電阻小于第六晶體管的寄生電阻。
[0017]進(jìn)一步優(yōu)選的是，所有所述晶體管均為N型晶體管。
[0018]進(jìn)一步優(yōu)選的是，所有所述晶體管均為P型晶體管。
[0019]解決實用新型技術(shù)問題所采用的技術(shù)方案是一種柵極驅(qū)動電路，其包括多個級聯(lián)的上述移位寄存器。
[0020]解決實用新型技術(shù)問題所采用的技術(shù)方案是一種顯示裝置，包括陣列基板，且所述陣列基板包括上述柵極驅(qū)動電路。
[0021]實用新型的移位寄存器中，時鐘信號所接的晶體管數(shù)量少，由此其延遲和能耗均低；且時鐘信號并不直接控制各節(jié)點的電平，而是通過第一信號端、第二信號端等的穩(wěn)定信號控制各節(jié)點的電平，由此時鐘信號即使有延遲對顯示效果的影響也小，可保證移位寄存器運行穩(wěn)定，改善顯示效果。
【附圖說明】
[0022]圖1為現(xiàn)有的一種移位寄存器的電路圖；
[0023]圖2為實用新型的實施例的一種移位寄存器的電路圖；
[0024]圖3為圖2的移位寄存器的驅(qū)動時序圖；
[0025]圖4為實用新型的實施例的另一種移位寄存器的電路圖；
[0026]圖5為圖4的移位寄存器的驅(qū)動時序圖；
[0027]圖6為實用新型的實施例的一種柵極驅(qū)動電路的局部結(jié)構(gòu)框圖；
[0028]其中，附圖標(biāo)記為:T1、第一晶體管；Τ2、第二晶體管；Τ3、第三晶體管；Τ4、第四晶體管；Τ5、第五晶體管；Τ6、第六晶體管；Τ7、第七晶體管；Τ8、第八晶體管；Τ9、第九晶體管；Τ10、第十晶體管；Τ11、第^^一晶體管；Τ12、第十二晶體管；Τ13、第十三晶體管；Τ14、第十四晶體管；Μ、晶體管；C、存儲電容；0utput (N-1)、上一級移位寄存器輸出端；0utput(N+l)、下一級移位寄存器輸出端！Output N、輸出端:Vddl、第一信號端；Vdd2、第二信號端；Vss、關(guān)斷信號端；CLK、第一時鐘信號端；CLKB、第二時鐘信號端；PU、上拉節(jié)點；TO1、第一下拉節(jié)點；Η)2、第二下拉節(jié)點。
【具體實施方式】
[0029]為使本領(lǐng)域技術(shù)人員更好地理解實用新型的技術(shù)方案，下面結(jié)合附圖和【具體實施方式】對實用新型作進(jìn)一步詳細(xì)描述。
[0030]實施例1:
[0031]如圖2、圖3所示，本實施例提供一種移位寄存器，其包括上拉節(jié)點PU、第一下拉節(jié)點ro1、第二下拉節(jié)點TO2、第一時鐘信號端CLK、第二時鐘信號端CLKB、第一信號端Vddl、第二信號端Vdd2、關(guān)斷信號端Vss、輸出端Output N，以及:
[0032]輸入模塊，用于將上一級移位寄存器輸出端Output(N-1)的信號引入上拉節(jié)點PU；
[0033]輸出模塊，用于根據(jù)上拉節(jié)點HJ的電平，將第一時鐘信號端CLK的信號引入輸出端 Output N ；
[0034]重置模塊；用于在下一級移位寄存器輸出端Output (N+1)的信號的控制下，用關(guān)斷信號端Vss、第一信號端Vddl、第二信號端Vdd2的信號重置上拉節(jié)點PU、輸出端OutputN、第一下拉節(jié)點ro1、第二下拉節(jié)點TO2 ;
[0035]定壓模塊，用于根據(jù)上拉節(jié)點HJ的電平，將關(guān)斷信號端Vss的信號引入第一下拉節(jié)點PDl和第二下拉節(jié)點TO2 ;
[0036]保持模塊，用于在第二時鐘信號端CLKB的控制下，將第一信號端Vddl、第二信號端Vdd2的信號分別引入第一下拉節(jié)點HH，第二下拉節(jié)點TO2，從而將關(guān)斷信號端Vss的信號引入上拉節(jié)點PU和輸出端Output No
[0037]本實施例的移位寄存器中，各時鐘信號所接的晶體管數(shù)量少，由此其延遲和能耗均低；且時鐘信號并不直接控制各節(jié)點的電平，而是通過第一信號端Vddl、第二信號端Vdd2等的穩(wěn)定的信號控制各節(jié)點的電平，由此時鐘信號即使有延遲對顯示效果的影響也小，可保證移位寄存器運行的穩(wěn)定，改善顯示效果。
[0038]優(yōu)選的，輸入模塊包括:第一晶體管Tl，其柵極和第一極連接上一級移位寄存器輸出端Output (N-1)，第二極連接上拉節(jié)點PU。
[0039]更優(yōu)選的，輸出模塊包括:第三晶體管T3，其柵極連接上拉節(jié)點PU，第一極連接第一時鐘信號端CLK，第二極連接輸出端Output N ;存儲電容C，其第一極連接上拉節(jié)點PU，第二極連接輸出端Output No
[0040]更優(yōu)選的，重置模塊包括:
[0041]第二晶體管T2，其柵極連接下一級移位寄存器輸出端Output (N+1)，第一極連接上拉節(jié)點PU，第二極連接關(guān)斷信號端Vss ;
[0042]第四晶體管T4，其柵極連接下一級移位寄存器輸出端Output (N+1)，第一極連接輸出端Output N，第二極連接關(guān)斷信號端Vss ；
[0043]第七晶體管T7，其柵極連接下一級移位寄存器輸出端Output (N+1)，第一極連接第一信號端Vddl，第二極連接第一下拉節(jié)點roi;
[0044]第八晶體管T8，其柵極連接下一級移位寄存器輸出端Output (N+1)