一種移位寄存器、柵極集成驅動電路及顯示裝置的制造方法
【技術領域】
[0001]本實用新型涉及顯示技術領域，尤其涉及一種移位寄存器、柵極集成驅動電路及顯示裝置。
【背景技術】
[0002]近年來，液晶顯示器(Liquid Crystal Display，LCD)具有外形輕薄和低耗電等優(yōu)點，因此被廣泛應用于各種電子產品中，而柵極集成驅動電路(Gate-driver on Array,GOA)技術是液晶顯示領域發(fā)展迅速的一個技術分支，基本概念是將移位寄存器集成在像素陣列基板上，通過對移位寄存器上薄膜晶體管(Thin Film Transistor, TFT)的控制來實現對液晶面板的掃描驅動，而且GOA可以與像素陣列基板在同一制程工藝下完成，節(jié)省了制作成本，與傳統(tǒng)的覆晶薄膜(Chip on Film, C0F)和芯片綁定于玻璃基板上(Chip onGlass, COG)工藝相比，GOA技術不僅降低功耗，而且提高了液晶面板的集成度，從而減小密封面積，滿足當下窄邊框的設計需求。
[0003]雖然G0A技術存在上述優(yōu)點，但是仍然存在一些問題，問題在于移位寄存器對TFT特性的依賴性很高，尤其是TFT的閾值電壓對移位寄存器穩(wěn)定性的影響尤其巨大，這是由于TFT的閾值電壓的不穩(wěn)定性造成的，如圖1所示，標號為A的曲線為TFT在剛開始工作時的Ids-Vgs曲線，標號為B的曲線為TFT長期加載正向偏壓后發(fā)生漂移的Ids-Vgs曲線，由于TFT在長時間的工作狀態(tài)下，TFT閾值電壓會隨著正應力的影響產生正向漂移，致使TFT的Ids-Vgs曲線向右移動，在同樣的電壓下，導通電流變小，一定程度后就不能實現設計的功能，進而影響整個移位寄存器的正常輸出，從而導致移位寄存器誤操作或者失效。
【實用新型內容】
[0004]本實用新型實施例提供了一種移位寄存器、柵極集成驅動電路及顯示裝置，用以解決現有的移位寄存器在長時間工作時容易失效的問題。
[0005]因此，本實用新型實施例提供的一種移位寄存器，包括:輸出控制單元，第一下拉單元，第二下拉單元，以及下拉控制單元；其中，
[0006]所述輸出控制單元的控制端通過第一節(jié)點與信號輸入端相連，輸入端與第一時鐘信號端相連，輸出端與信號輸出端相連；所述輸出控制單元用于在所述信號輸入端輸入高電平時拉高所述第一節(jié)點的電位，在所述第一時鐘信號端輸入高電平且所述第一節(jié)點為高電位時，控制所述信號輸出端輸出高電平的信號；
[0007]所述第一下拉單元的第一控制端與第二時鐘信號端相連，輸入端與所述信號輸出端相連，第一輸出端與補償信號端相連；所述第一下拉單元用于在所述第二時鐘信號端輸入高電平時，控制所述信號輸出端與所述補償信號端導通；
[0008]所述第二下拉單元的控制端與第二節(jié)點相連，輸入端與所述第一節(jié)點相連，輸出端與所述補償信號端相連；所述第二下拉單元用于在所述第二節(jié)點為高電位時，控制所述第一節(jié)點與所述補償信號端導通；
[0009]所述下拉控制單元的第一控制端與所述輸入信號端相連，第二控制端與所述第一節(jié)點相連，第三控制端與所述第一時鐘信號端相連，輸入端與所述第二節(jié)點相連，第一輸出端與低電平信號端相連，第二輸出端與所述補償信號端相連；所述下拉控制單元用于在所述第一時鐘信號端輸入高電平時，拉低所述第二節(jié)點的電位，且在所述信號輸入端或所述第一節(jié)點為高電位時，拉低所述第二節(jié)點的電位；所述第二節(jié)點與所述第二時鐘信號端相連；
[0010]所述第一時鐘信號端和第二時鐘信號端在掃描時間段輸入的信號相位相反，在非掃描時間段同時輸入低電平的信號；所述補償信號端在掃描時間段輸入低電平的信號，在非掃描時間段輸入高電平的信號。
[0011]在一種可能的實施方式中，本實用新型實施例提供的上述移位寄存器，還包括:第三下拉單元；
[0012]所述第三下拉單元的控制端與所述補償信號端相連，輸入端與所述低電平信號端相連，輸出端與所述第二節(jié)點相連；所述第三下拉單元用于在所述補償信號端輸入高電平時，拉低所述第二節(jié)點的電位。
[0013]在一種可能的實施方式中，本實用新型實施例提供的上述移位寄存器中，所述第三下拉單元具體包括:第一薄膜晶體管；其中，所述第一薄膜晶體管的柵極與所述補償信號端相連，源極與所述低電平信號端相連，漏極與所述第二節(jié)點相連。
[0014]在一種可能的實施方式中，本實用新型實施例提供的上述移位寄存器中，所述第一下拉單元具體包括:第二薄膜晶體管；其中，所述第二薄膜晶體管的柵極與所述第二時鐘信號端相連，源極與所述信號輸出端相連，漏極與所述補償信號端相連。
[0015]在一種可能的實施方式中，本實用新型實施例提供的上述移位寄存器中，所述第一下拉單元還包括:與所述第二節(jié)點相連的第二控制端，與所述信號輸出端相連的第二輸入端，與所述補償信號端相連的第二輸出端；所述第一下拉單元還用于在所述第二節(jié)點為高電位時，控制所述信號輸出端與所述補償信號端導通。
[0016]在一種可能的實施方式中，本實用新型實施例提供的上述移位寄存器中，所述第一下拉單元具體還包括:第三薄膜晶體管；其中，所述第三薄膜晶體管的柵極與所述第二節(jié)點相連，源極與所述信號輸出端相連，漏極與所述補償信號端相連。
[0017]在一種可能的實施方式中，本實用新型實施例提供的上述移位寄存器中，所述第二下拉單元具體包括:第四薄膜晶體管；其中，所述第四薄膜晶體管的柵極與所述第二節(jié)點相連，源極與所述第一節(jié)點相連，漏極與所述補償信號端相連。
[0018]在一種可能的實施方式中，本實用新型實施例提供的上述移位寄存器中，所述下拉控制單元具體包括:第五薄膜晶體管，第六薄膜晶體管，以及第七薄膜晶體管；其中，所述第五薄膜晶體管的柵極與所述輸入信號端相連，源極與所述第二節(jié)點相連，漏極與所述低電平信號端相連；所述第六薄膜晶體管的柵極與所述第一節(jié)點相連，源極與所述第二節(jié)點相連，漏極與所述低電平信號端相連；所述第七薄膜晶體管的柵極與所述第一時鐘信號端相連，源極與所述第二節(jié)點相連，漏極與所述補償信號端相連。
[0019]在一種可能的實施方式中，本實用新型實施例提供的上述移位寄存器中，具體還包括:連接在所述第二時鐘信號端和所述第二節(jié)點之間的第八薄膜晶體管；其中，所述第八薄膜晶體管的柵極和源極均與所述第二時鐘信號端相連，漏極與所述第二節(jié)點相連。
[0020]在一種可能的實施方式中，本實用新型實施例提供的上述移位寄存器中，所述移位寄存器還包括:復位單元；
[0021]所述復位單元的控制端與復位信號端相連，第一輸入端與所述信號輸出端相連，第二輸入端與所述第一節(jié)點相連，輸出端與所述低電平信號端相連；
[0022]所述復位單元，用于在所述復位信號端輸入高電平時，控制所述信號輸出端和所述第一節(jié)點分別與所述低電平信號端導通。
[0023]在一種可能的實施方式中，本實用新型實施例提供的上述移位寄存器中，所述復位單元，具體包括:第九薄膜晶體管和第十薄膜晶體管；其中，所述第九薄膜晶體管的柵極和第十薄膜晶體管的柵極分別與所述復位信號端相連；所述第九薄膜晶體管的漏極和第十薄膜晶體管的漏極分別與所述低電平信號端相連；所述第九薄膜晶體管的源極與所述信號輸出端相連；所述第十薄膜晶體管的源極與所述第一節(jié)點相連。
[0024]在一種可能的實施方式中，本實用新型實施例提供的上述移位寄存器中，所述移位寄存器還包括:截止重置單元；
[0025]所述截止重置單元的控制端與重置信號端相連，輸入端與所述第一節(jié)點相連，輸出端與所述低電平信號端相連；
[0026]所述截止重置單元用于在所述重置信號端輸入高電平時，控制所述第一節(jié)點與所述低電平信號端導通。
[0027]在一種可能的實施方式中，本實用新型實施例提供的上述移位寄存器中，所述截止重置單元，具體包括:第十一薄膜晶體管；其中，所述第十一薄膜晶體管的柵極與所述重置信號端相連，源極與所述第一節(jié)點相連，漏極與所述低電平信號端相連。
[0028]在一種可能的實施方式中，本實用新型實施例提供的上述移位寄存器中，所述移位寄存器還包括:起始重置單元；
[0029]所述起始重置單元的控制端和輸入端分別與幀起始信號端相連，輸出端與所述第二節(jié)點相連；
[0030]所述起始重置單元用于在所述幀起始信號端輸入高電平時，拉高所述第二節(jié)點的電位。
[0031]在一種可能的實施方式中，本實用新型實施例提供的上述移位寄存器中，所述起始重置單元包括:第十二薄膜晶體管；其中，所述第十二薄膜晶體管的柵極和源極分別與所述幀起始信號端相連，漏極與所述第二節(jié)點相連。
[0032]在一種可能的實施方式中，本實用新型實施例提供的上述任一移位寄存器中，所述輸出控制單元包括:第十三薄膜晶體管和電容；其中，所述第十三薄膜晶體管的柵極與所述第一節(jié)點相連，源極與所述第一時鐘信號端相連，漏極與所述信號輸出端相連；所述電容連接在所述第一節(jié)點與所述信號輸出端之間。
[0033]在一種可能的實施方式中，本實用新型實施例提供的上述移位寄存器中，還包括:連接于所述信號輸入端和所述第一節(jié)點之間的第十四薄膜晶體管；其中，所述第十四薄膜晶體管的柵極和源極分別與所述信號輸入端相連，漏極與所述第一節(jié)點相連。
[0034]本實用新型實施例提供的一種移位寄存器，包括:第二薄膜晶體管，第四薄膜晶體管，第五薄膜晶體管，第六薄膜晶體管，第七薄膜晶體管，第八薄膜晶體管，第十三薄膜晶體管，第十四薄膜晶體管，以及電容；其中，
[0035]所述第二薄膜晶體管的柵極與第二時鐘信號端相連，源極與信號輸出端相連，漏極與補償信號端相連；
[0036]所述第四薄膜晶體管的柵極與第二節(jié)點相連，源極與第一節(jié)點相連，漏極與所述補償信號端相連；
[0037]所述第五薄膜晶體管的柵極與信號輸入端相連，源極與所述第二節(jié)點相連，漏極與低電平信號端相連；
[0038]所述第六薄膜晶體管的柵極與所述第一節(jié)點相連，源極與所述第二節(jié)點相連，漏極與所述低電平信號端相連；
[0039]所述第七薄膜晶體管的柵極與第一時鐘信號端相連，源極與所述第二節(jié)點相連，漏極與所述補償信號端相連；
[0040]所述第八薄膜晶體管的柵極和源極分別與所述第二時鐘信號端相連，漏極與所述第二節(jié)點相連；
[0041]所述第十三薄膜晶體管的柵極與所述第一節(jié)點相連，源極與所述