具有增強的離子化和rf功率耦合的低電阻率鎢pvd的制作方法
【專利說明】具有増強的離子化和RF功率輔合的低電阻率鉆PVD
[0001] 本申請是2011年06月09日申請的申請?zhí)枮?01180030291. 3,并且發(fā)明名稱為 "具有增強的離子化和RF功率禪合的低電阻率鶴PVD"的發(fā)明專利申請的分案申請。 陽00引發(fā)明背景 發(fā)明領(lǐng)域
[0003] 本發(fā)明的實施例一般設(shè)及形成集成電路的方法和設(shè)備。更特別地，本發(fā)明的實施 例設(shè)及用于形成柵電極及相關(guān)層的方法和設(shè)備。
[0004] 相關(guān)技術(shù)的描述 陽〇化]集成電路可包括超過一百萬種W上的微電子器件，所述微電子器件例如是晶體 管、電容器和電阻器。其中一種集成電路是場效應晶體管（例如，金屬氧化物半導體場效應 晶體管，（M0SFET或M0巧），場效應晶體管形成在基板（例如半導體基板）上并且在電路中 合作執(zhí)行各種功能。M0SFET晶體管包括柵極結(jié)構(gòu)，該柵極結(jié)構(gòu)設(shè)置在源極區(qū)與漏極區(qū)之間， 而源極區(qū)與漏極區(qū)形成在該基板內(nèi)。柵極結(jié)構(gòu)通常包括柵電極與柵極介電層。柵電極設(shè)置 在該柵極介電層上方，W控制位于柵極介電層下方且在源極區(qū)與漏極區(qū)之間形成的溝道區(qū) 域內(nèi)的載流子的流動。為提高晶體管的速度，柵極可W是由降低柵極的電阻率的材料所制 成。
[0006] 柵極介電層可由介電材料或由具有介電常數(shù)大于4. 0的高k介電材料所形成，該 介電材料可例如是二氧化娃（Si化)，高k介電材料可例如是SiON、SiN、氧化給化f〇2)、娃酸 給化fSi化)、氮氧娃給化fSiON)、氧化錯狂r〇2)、娃酸錯狂rSi化）、鐵酸領(lǐng)鎖度aSrTi化或 BST)、錯鐵酸鉛（Pb狂rTi)〇3或PZT)及諸如此類。然而應注意的是，該膜疊層可能包括由 其它材料形成的層。
[0007] 柵極疊層還可包括形成在該高k介電層上的金屬層W及形成在該高k介電層上的 多晶娃層（polysiliconlayer)。所述金屬層可包含鐵（Ti)、氮化鐵（TiN)、鶴（W)、氮化 鶴（WN)、氮娃化鶴（WSixNy)或其它金屬。
[0008] 由于在后續(xù)高溫處理的處理溫度可能達到900°C或更高，而鶴（W)在后續(xù)高溫處 理中具熱穩(wěn)定性，因此鶴可能對于DRAM型的集成電路器件中的柵電極、字線（wordline) 及位線化itline)特別有用。此外，鶴是一種高耐火性材料，故鶴可提供良好的抗氧化性 且也可降低電阻率。經(jīng)烙融且精煉后的大塊鶴典型具有5. 5微歐姆-厘米（μohm-cm)的 電阻率。然而，當鶴形成薄膜時（例如小于400Λ)，電阻率可能在η至15微歐姆-厘米 之間。例如，使用過去的PVD技術(shù)形成的鶴膜通常具有11至11. 5微歐姆-厘米的電阻率， 而使用CVD技術(shù)形成的鶴膜通常具有13至15微歐姆-厘米的電阻率。
[0009] 此外，當薄膜鶴與其它材料（例如，WNi或TiN)組合時，柵極疊層的薄層電阻 (sheetresistance;Rs)可能躍升至非常高。例如，在多晶娃（polysilicon，簡稱poly)上 的W/WN的柵電極疊層或在多晶娃上的W/WSiyNy柵電極疊層可具有在20至25微歐姆-厘 米之間的薄層電阻化）。在其它例子中，在多晶娃上的W/WN/Ti柵極疊層可具有15微歐 姆-厘米或更高的氏，而W/TiN柵極可具有高達30至40微歐姆-厘米的氏。降低柵電極 疊層的薄層電阻可允許減少介電層厚度、降低柵極高度w及縮小柵極與位線之間的距離， 從而增進柵電極的整體切換速度。
[0010] 在常規(guī)的M0S制造方案中，基板需要在多個工具之間傳遞，所述工具具有禪接于 所述工具上的多個不同反應器。在多個工具之間傳遞基板的處理需要從一個工具的真空 環(huán)境中移出基板并且在周圍環(huán)境壓力下傳送該基板至第二個工具的真空環(huán)境內(nèi)。在周圍 環(huán)境中，基板在傳送期間會接觸到機械性與化學性的污染物，所述污染物例如是顆粒、濕氣 等等，而運些污染物可能損害將要制造的柵極結(jié)構(gòu)并且可能在各層之間形成不期望的界面 層，例如形成自然氧化物（nativeoxide)。當柵極結(jié)構(gòu)變得更小及/或更薄W提高器件速 度時，形成界面層或污染所帶來的不利影響將更令人擔憂。此外，在所述組合工具之間傳遞 基板所耗費的時間會降低場效應晶體管的制造產(chǎn)率。此外，集成電路的幾何臨界尺寸（CD) 漸減也對改進材料特性有著極高要求。
[0011] 因此，雖然鶴是可用于柵電極的金屬，但進一步降低鶴的電阻可幫助改善柵電極 疊層的性能W及改造柵電極材料W降低整個柵電極疊層的總電阻率。因此，在所屬技術(shù)領(lǐng) 域中需要用于形成具有改善特性的柵電極疊層的方法和設(shè)備。 陽〇1引發(fā)明概述
[0013] 在本發(fā)明的一個實施例中公開一種半導體器件。所述半導體器件包括基板及柵電 極疊層，所述基板具有源極區(qū)與漏極區(qū)，并且所述柵電極疊層位于所述基板上，并且所述柵 電極疊層在所述源極區(qū)與漏極區(qū)之間。所述柵電極疊層包括位于柵極介電層上的導電膜 層、位于所述導電膜層上的耐火金屬氮化物膜層、位于所述耐火金屬氮化物膜層上的含娃 膜層W及位于所述含娃膜層上的鶴膜層。
[0014] 在本發(fā)明的另一個實施例中公開一種形成柵電極疊層的方法。所述方法包括：在 處理腔室內(nèi)放置基板，其中所述基板包括源極區(qū)與漏極區(qū)、在所述源極區(qū)與所述漏極區(qū)之 間的柵極介電層W及位于所述柵極介電層上的導電膜層。所述方法還包括在所述導電膜層 上沉積耐火金屬氮化物層、在所述耐火金屬氮化物層上沉積含娃膜層，W及在所述含娃膜 層上沉積鶴膜層。
[0015] 在本發(fā)明的另一個實施例中公開一種沉積鶴薄膜的方法。所述方法包括：使用射 頻（R巧功率供應器或直流值C)功率供應器在腔室的處理區(qū)域內(nèi)形成等離子體，所述射頻 功率供應器或直流功率供應器禪接至所述腔室內(nèi)的祀材，所述祀材具有第一表面及第二表 面，所述第一表面與所述腔室的處理區(qū)域接觸，并且所述第二表面為所述第一表面的相反 面；輸送能量至腔室的處理區(qū)域內(nèi)所形成的等離子體，其中所述輸送能量的步驟包括自射 頻功率供應器輸送射頻功率至祀材或自直流功率供應器輸送直流功率至所述祀材。所述方 法還包括繞著所述祀材的中屯、點旋轉(zhuǎn)磁控管，其中所述磁控管設(shè)置在所述祀材的第二表面 的鄰近處，所述磁控管包括外側(cè)磁極與內(nèi)側(cè)磁極，所述外側(cè)磁極包括多個磁體并且所述內(nèi) 側(cè)磁極包括多個磁體，其中所述外側(cè)磁極與所述內(nèi)側(cè)磁極形成封閉回路式磁控管組件，且 其中由所述外側(cè)磁極所產(chǎn)生的磁場與由所述內(nèi)側(cè)磁極所產(chǎn)生的磁場的比值在約1. 56至約 0. 57之間。此外，所述方法包括加熱所述腔室內(nèi)的基板支撐件、利用射頻功率供應器偏壓所 述基板支撐件，W及在基板上沉積鶴膜層，所述基板置于所述腔室內(nèi)的所述基板支撐件上。
[0016] 在本發(fā)明的另一個實施例中公開一種等離子體處理腔室。所述處理腔室包括祀 材、射頻功率供應器或直流功率供應器、接地且被加熱的擋板W及基板支撐件，其中所述 祀材具有第一表面及第二表面，所述第一表面與處理區(qū)域接觸，并且所述第二表面為所述 第一表面的相反面；所述射頻或直流功率供應器禪接至所述祀材；所述接地且被加熱的擋 板至少部分地包圍所述處理區(qū)域的一部分，并且所述擋板電性禪接至接地；W及所述基板 支撐件具有基板接收表面，所述基板接收表面設(shè)置在所述祀材下方，所述基板支撐件進一 步包括電極，所述電極設(shè)置在所述基板接收表面的下方。所述處理腔室還包括蓋環(huán)、沉積環(huán) W及基座接地組件，其中所述沉積環(huán)設(shè)置在所述基板支撐件的一部分的上方，其中在處理 期間所述蓋環(huán)置于所述沉積環(huán)的一部分上；且其中所述基座接地組件設(shè)置在所述基板支撐 件的下方，并且所述基座接地組件包括板，所述板具有U形部，所述U形部延伸于基板支撐 組件與所述接地擋板的環(huán)支撐部之間。此外，所述處理腔室還包括磁控管，所述磁控管設(shè)置 于所述祀材的所述第二表面的鄰近處，其中所述磁控管包括外側(cè)磁極與內(nèi)側(cè)磁極，所述外 側(cè)磁極包括多個磁體并且所述內(nèi)側(cè)磁極包括多個磁體；其中所述外側(cè)磁極與所述內(nèi)側(cè)磁極 形成封閉回路式磁控管組件，其中所述外側(cè)磁極與所述內(nèi)側(cè)磁極各自建立磁場，由所述外 側(cè)磁極所產(chǎn)生的磁場與由所述內(nèi)側(cè)磁極所產(chǎn)生的磁場的比值在約1. 56至約0. 57之間。
[0017] 附圖簡要說明
[0018] 因此，可詳細理解本發(fā)明的上述特征的方式，可參考本發(fā)明的實施例獲得上文簡 要概述的本發(fā)明的更具體描述，部分實施例圖示于附圖中。然而應注意的是，附圖僅圖示本 發(fā)明的典型實施例，因此不應視為對本發(fā)明的范圍的限制，因為本發(fā)明可允許其它同等有 效的實施例。
[0019] 圖1A表示在DRAM存儲器中的動態(tài)存儲單元的電路圖。
[0020] 圖1B表示根據(jù)本發(fā)明一個實施例的柵電極疊層。
[0021] 圖2表示根據(jù)本發(fā)明一個實施例的形成柵電極疊層的方法的處理圖。
[0022] 圖3表示根據(jù)本發(fā)明一個實施例的用于形成柵電極疊層的平臺系統(tǒng)，該平臺系統(tǒng) 具有多個腔室。
[0023] 圖4A表示根據(jù)本發(fā)明一個實施例的腔室的截面圖。
[0024] 圖4B表示根據(jù)本發(fā)明一個實施例的腔室的等距視圖。
[00巧]圖5表示根據(jù)本發(fā)明一個實施例的處理套件的部分截面圖。
[0026] 圖6表示根據(jù)本發(fā)明一個實施例的阻抗控制器的示意圖。
[0027] 圖7表示根據(jù)本發(fā)明一個實施例的磁控管的部分俯視圖。
[0028] 為幫助理解，在可能的情況下，可使用相同標號來表示各附圖中共有的相同元件。 預期一個實施例中公開的元件可有利地應用于其它實施例中而不需進一步詳述。
[0029] 具體描述
[0030] 本發(fā)明一般提供一種具有降低的薄層電阻αυ的柵電極疊層結(jié)構(gòu)W及形成該柵 電極疊層結(jié)構(gòu)的方法和設(shè)備。在一個實施例中，可形成該柵電極疊層結(jié)構(gòu)W用于存儲器類 型的半導體器件，所述半導體器件諸如是DRAM型的集成電路。
[0031] 現(xiàn)回到圖1A，圖1A表示諸如可用于DRAM存儲器中的單晶體管單元的電路圖。該單 晶體管存儲單元包括存儲電容器10及選擇晶體管20。在此情況中，該選擇晶體管20作為 場效應晶體管形成且具有第一源/漏電極21W及第二源/漏電極23,并且有源區(qū)（active region) 22設(shè)置在第一源/漏電極21與第二源/漏電極23之間。位于該有源區(qū)22上方是 柵極絕緣層（或介電層）24與柵電極25,柵極絕緣層（或介電層）24與柵電極25共同作 為平板式電容器并且影響該有源區(qū)22內(nèi)的電荷密度，W便在第一源/漏電極21與第二源 /漏電極之間形成或阻斷電流傳導通道。
[0032] 該選擇晶體管20的第二源/漏電極23經(jīng)由連接線14而連接至存儲電容器10的 第一電極11。該存儲電容器10的第二電極12進而連接至電容板15,該電容板15可供DRAM 存儲單元配置的多個存儲電容器共享。該選擇晶體管20的第一電極21進一步連接至位線 16,使得W電荷形式存儲在存儲電容器10中的信息可被讀寫。在此情況中，經(jīng)由字線17控 制上述的讀寫操作，所述字線17連接至選擇晶體管20的柵電極25。通過施加電壓W在第 一源/漏電極21與第二源/漏電極23之間的有源區(qū)22內(nèi)產(chǎn)生電流傳導通道可發(fā)生該讀 寫操作。
[0033] 不同類型的電容器可用來作為DRAM型存儲單元值RAM type memcxry cell)中的 電容器10,所述電容器10例如