本發(fā)明涉及雷達(dá)信號處理領(lǐng)域，具體涉及一種軟件化的雷達(dá)信號實(shí)時處理系統(tǒng)。

背景技術(shù)：

近年來，雷達(dá)技術(shù)已廣泛應(yīng)用于各個行業(yè)領(lǐng)域中。傳統(tǒng)的雷達(dá)系統(tǒng)中的信號處理模塊均是采用FPGA結(jié)合DSP的處理架構(gòu)，在硬件上完成雷達(dá)信號處理，同時由FPGA產(chǎn)生雷達(dá)整機(jī)工作控制時序。這樣既可以滿足雷達(dá)系統(tǒng)發(fā)射與接收協(xié)同，又可以兼顧系統(tǒng)快速響應(yīng)和實(shí)時處理能力，但是硬件需要定制開發(fā)專用的信號處理板，硬件開發(fā)及邏輯編程實(shí)現(xiàn)復(fù)雜，定制性較強(qiáng)，這導(dǎo)致雷達(dá)系統(tǒng)定制性強(qiáng)、靈活性差、開發(fā)難度高。

隨著通用計算機(jī)處理能力的不斷提升，雷達(dá)系統(tǒng)正在由傳統(tǒng)“硬件定制”的開發(fā)模式向“軟件重構(gòu)”的開發(fā)模式轉(zhuǎn)變，這也使得“軟件化雷達(dá)”成為研究熱點(diǎn)。但是，目前國內(nèi)大多數(shù)的研究重點(diǎn)更多地還是集中在數(shù)字化技術(shù)和雷達(dá)仿真系統(tǒng)功能驗(yàn)證上，軟件化處理也僅僅作為對數(shù)據(jù)進(jìn)行事后分析的手段，或者是應(yīng)用在一些不需要發(fā)射的雷達(dá)系統(tǒng)和對實(shí)時性要求不高的演示驗(yàn)證系統(tǒng)中。因而現(xiàn)有的軟件驗(yàn)證雷達(dá)難以滿足系統(tǒng)實(shí)時性處理的要求，這極大限制了其應(yīng)用范圍。

技術(shù)實(shí)現(xiàn)要素：

為了克服現(xiàn)有技術(shù)的上述缺點(diǎn)，本發(fā)明提供了一種軟件化的雷達(dá)信號實(shí)時處理系統(tǒng)，目的在于克服傳統(tǒng)基于FPGA結(jié)合DSP的雷達(dá)實(shí)時處理架構(gòu)定制性強(qiáng)、靈活性差、開發(fā)難度高的特點(diǎn)，以及現(xiàn)有軟件驗(yàn)證雷達(dá)難以滿足系統(tǒng)實(shí)時性處理的要求：雷達(dá)接收信號數(shù)字化后經(jīng)光纖鏈路直接傳至上位機(jī)中進(jìn)行軟件化處理，F(xiàn)PGA僅負(fù)責(zé)產(chǎn)生系統(tǒng)工作時序，以簡化傳統(tǒng)硬件處理架構(gòu)開發(fā)復(fù)雜性問題，同時保證系統(tǒng)工作實(shí)時性，提高雷達(dá)處理算法開發(fā)及調(diào)試的通用靈活性。

本發(fā)明解決其技術(shù)問題所采用的技術(shù)方案是：一種軟件化的雷達(dá)信號實(shí)時處理系統(tǒng)，包括采集回放綜合板卡和上位機(jī)信號處理模塊，其中：所述采集回放綜合板卡包括發(fā)射波形生成模塊、回波信號采集模塊、收發(fā)時序控制模塊和光纖鏈路傳輸模塊；所述發(fā)射波形生成模塊用于生成雷達(dá)探測目標(biāo)的照射波形；所述回波信號采集模塊用于對接收到的目標(biāo)回波信號進(jìn)行數(shù)字采集和預(yù)處理；所述收發(fā)時序控制模塊用于產(chǎn)生雷達(dá)系統(tǒng)整機(jī)工作時序及采集回放綜合板卡內(nèi)收發(fā)控制時序信號；所述光纖鏈路傳輸模塊用于采集回放綜合板卡與上位機(jī)之間的實(shí)時數(shù)據(jù)傳輸；所述上位機(jī)信號處理模塊實(shí)時讀取傳入上位機(jī)內(nèi)存的數(shù)據(jù)，并完成對雷達(dá)回波信號的實(shí)時處理。

與現(xiàn)有技術(shù)相比，本發(fā)明的積極效果是：

1)開發(fā)效率高。本發(fā)明在上位機(jī)上通過軟件開發(fā)雷達(dá)信號處理程序，相較于傳統(tǒng)基于專用信號處理板的硬件開發(fā)模式，避開了對硬件直接操作，編程實(shí)現(xiàn)容易，大大提高了雷達(dá)信號處理開發(fā)的效率。

2)可移植性強(qiáng)。本發(fā)明將雷達(dá)采集數(shù)據(jù)實(shí)時傳入上位機(jī)進(jìn)行處理，采用軟件集成環(huán)境進(jìn)行開發(fā)，相比硬件開發(fā)調(diào)試FPGA和DSP程序，不依賴于硬件資源，具有較高的可移植性。

3)可擴(kuò)展性好。本發(fā)明采用軟件化的處理架構(gòu)有助于后期功能擴(kuò)展，互聯(lián)組網(wǎng)多部雷達(dá)產(chǎn)品，以形成更高的聯(lián)合作戰(zhàn)能力，具有很好的系統(tǒng)擴(kuò)展性。

附圖說明

本發(fā)明將通過例子并參照附圖的方式說明，其中：

圖1為本發(fā)明的系統(tǒng)架構(gòu)組成框圖。

具體實(shí)施方式

一種軟件化的雷達(dá)信號實(shí)時處理系統(tǒng)，如圖1所示，包括采集回放綜合板卡和上位機(jī)信號處理模塊，相對于傳統(tǒng)的FPGA結(jié)合DSP的雷達(dá)信號處理架構(gòu)，其區(qū)別在于將信號處理部分移植到上位機(jī)軟件中進(jìn)行處理，雷達(dá)接收機(jī)接收的信號經(jīng)采集回放綜合板卡接收后由光纖鏈路直接傳輸至上位機(jī)中，再由上位機(jī)軟件完成雷達(dá)信號處理。在該處理架構(gòu)下，為了保證系統(tǒng)實(shí)時性工作，需要保證時序控制實(shí)時性、數(shù)據(jù)傳輸實(shí)時性和數(shù)據(jù)處理實(shí)時性，數(shù)據(jù)處理實(shí)時性由上位機(jī)軟件處理結(jié)合GPU并行加速得以保證，而時序控制實(shí)時性和數(shù)據(jù)傳輸實(shí)時性均由采集回放綜合板卡提供，該板卡集波形產(chǎn)生、信號采集、時序控制和光纖傳輸于一體，由采集回放綜合板卡上的FPGA產(chǎn)生雷達(dá)工作時序保證時序控制實(shí)時性，由采集回放綜合板卡上的光纖模塊保證數(shù)據(jù)傳輸?shù)膶?shí)時性。

所述的采集回放綜合板卡，包含四個功能模塊：發(fā)射波形生成模塊、回波信號采集模塊、收發(fā)時序控制模塊和光纖鏈路傳輸模塊。

發(fā)射波形生成模塊用于生成雷達(dá)探測目標(biāo)的照射波形，波形樣式、脈寬、調(diào)頻帶寬、重復(fù)頻率等波形參數(shù)，由上位機(jī)軟件設(shè)置下發(fā)給采集回放綜合板卡，經(jīng)過參數(shù)解析后由FPGA控制DDS芯片或DA芯片輸出I、Q兩路的信號波形；

回波信號采集模塊用于對接收到的目標(biāo)回波信號進(jìn)行數(shù)字采集和預(yù)處理，將接收機(jī)下變頻后的模擬中頻信號進(jìn)行數(shù)字化，并經(jīng)過數(shù)字下變頻、DDC和濾波獲得I、Q兩路數(shù)字正交數(shù)據(jù)；

收發(fā)時序控制模塊用于產(chǎn)生雷達(dá)系統(tǒng)整機(jī)工作時序及板內(nèi)收發(fā)控制時序信號，由FPGA產(chǎn)生滿足系統(tǒng)不同工作模式下的所有時序；

光纖鏈路傳輸模塊用于采集回放綜合板卡與上位機(jī)之間的實(shí)時數(shù)據(jù)傳輸，上位機(jī)通過PCIE接口插有光纖傳輸板卡，采集回放綜合板卡上傳的數(shù)據(jù)經(jīng)過打包后由光纖傳輸板卡通過PCIE總線直接寫入上位機(jī)內(nèi)存中，保證數(shù)據(jù)傳輸速率滿足系統(tǒng)要求的數(shù)據(jù)傳輸吞吐量。

所述的上位機(jī)信號處理模塊，是實(shí)時讀取傳入上位機(jī)內(nèi)存的數(shù)據(jù)，并完成對數(shù)據(jù)的實(shí)時處理。

實(shí)時讀取傳入上位機(jī)內(nèi)存的數(shù)據(jù)，是從上位機(jī)內(nèi)存中實(shí)時取出數(shù)據(jù)進(jìn)行數(shù)據(jù)處理，為防止出現(xiàn)因數(shù)據(jù)處理速度跟不上數(shù)據(jù)存儲速度導(dǎo)致數(shù)據(jù)丟失的情況，在上位機(jī)上開辟多塊內(nèi)存區(qū)用于數(shù)據(jù)存放，通過乒乓或循環(huán)的方式對開辟內(nèi)存區(qū)進(jìn)行寫入和讀取訪問，保證數(shù)據(jù)訪問的實(shí)效性。

數(shù)據(jù)的實(shí)時處理，即在上位機(jī)上通過軟件化的處理，借助當(dāng)前比較主流的GPU加速顯卡，利用CUDA編程模型，實(shí)現(xiàn)對雷達(dá)回波信號的實(shí)時處理，具體步驟如下：

1)初始化內(nèi)存和顯存空間，并執(zhí)行數(shù)據(jù)拷貝工作，將雷達(dá)發(fā)射參考數(shù)據(jù)從內(nèi)存?zhèn)魅氲斤@存；

2)與數(shù)據(jù)實(shí)時乒乓寫入對應(yīng)，從內(nèi)存中取出一個處理周期的雷達(dá)回波采集數(shù)據(jù)，并將該段數(shù)據(jù)拷貝到GPU顯存中；

3)在GPU上依次執(zhí)行頻域脈沖壓縮、MTI、MTD和CFAR處理，其中，頻域脈沖壓縮和MTD處理算法中會涉及到較多的FFT和IFFT運(yùn)算，通過借助cufft計算庫來獲得較高的運(yùn)算效率，其余計算通過在GPU中開辟并行處理線程來獲得處理加速；

4)將計算結(jié)果從顯存拷貝到內(nèi)存，提取目標(biāo)的信息，包括距離、多普勒等，并上報給終端顯控進(jìn)行顯示；

5)循環(huán)執(zhí)行步驟2)、3)、4)，直至處理結(jié)束；

6)釋放所開辟的內(nèi)存和顯存空間。