本發(fā)明涉及可編程邏輯陣列(FPGA)技術(shù)領(lǐng)域，特別是涉及一種FPGA存儲(chǔ)資源測(cè)試系統(tǒng)、方法及裝置。

背景技術(shù)：

FPGA由于其具有可編程、靈活性及高吞吐量等特性廣泛應(yīng)用于數(shù)字信號(hào)采集、壓縮、傳輸及處理等領(lǐng)域。為了驗(yàn)證FPGA是否達(dá)到預(yù)期的技術(shù)指標(biāo)，需要對(duì)FPGA器件進(jìn)行測(cè)試。依據(jù)測(cè)試目的的不同可以分為達(dá)標(biāo)測(cè)試和摸高測(cè)試，達(dá)標(biāo)測(cè)試是為了驗(yàn)證FPGA器件與技術(shù)指標(biāo)的符合性，而摸高測(cè)試則是為了驗(yàn)證FPGA器件超出預(yù)期技術(shù)指標(biāo)的余量，其反映了FPGA器件的實(shí)際性能。

傳統(tǒng)方法對(duì)FPGA器件的片內(nèi)存儲(chǔ)資源進(jìn)行測(cè)試時(shí)，涉及輸入激勵(lì)模塊、待測(cè)模塊及輸出比較模塊，在高速FPGA器件的測(cè)試中，為了保證測(cè)試系統(tǒng)時(shí)序能夠正常收斂，各個(gè)模塊之間的信號(hào)交互顯得尤為重要。然而對(duì)于高速FPGA器件，當(dāng)待測(cè)的FPGA片內(nèi)存儲(chǔ)資源的速度越來越高時(shí)，除待測(cè)存儲(chǔ)資源模塊之外的其它資源限制了測(cè)試速度的提升，因此存在時(shí)序收斂較難以保證、極限速度測(cè)試難以達(dá)到的問題，難以保障測(cè)試質(zhì)量。

技術(shù)實(shí)現(xiàn)要素：

基于此，本發(fā)明實(shí)施例提供了FPGA存儲(chǔ)資源測(cè)試系統(tǒng)、方法及裝置，能夠提升測(cè)試時(shí)序收斂特性。

本發(fā)明一方面提供一種FPGA存儲(chǔ)資源測(cè)試系統(tǒng)，包括：

時(shí)鐘管理模塊、數(shù)據(jù)激勵(lì)模塊、跨時(shí)鐘域數(shù)據(jù)傳輸模塊、數(shù)據(jù)比較模塊以及結(jié)果顯示模塊；

所述時(shí)鐘管理模塊用于向所述數(shù)據(jù)激勵(lì)模塊和結(jié)果顯示模塊提供第一時(shí)鐘信號(hào)，以及向所述數(shù)據(jù)比較模塊和FPGA片內(nèi)的待測(cè)存儲(chǔ)資源提供第二時(shí)鐘信號(hào)；所述第二時(shí)鐘信號(hào)的時(shí)鐘頻率高于所述第一時(shí)鐘信號(hào)的時(shí)鐘頻率；

所述數(shù)據(jù)激勵(lì)模塊用于產(chǎn)生隨機(jī)數(shù)據(jù)，并將所述隨機(jī)數(shù)據(jù)緩存到所述跨時(shí)鐘域數(shù)據(jù)傳輸模塊；

所述待測(cè)存儲(chǔ)資源從所述跨時(shí)鐘域數(shù)據(jù)傳輸模塊讀取所述隨機(jī)數(shù)據(jù)，并根據(jù)讀取到的隨機(jī)數(shù)據(jù)進(jìn)行寫操作；

所述數(shù)據(jù)比較模塊用于從所述跨時(shí)鐘域數(shù)據(jù)傳輸模塊讀取所述隨機(jī)數(shù)據(jù)，以及讀取寫入所述待測(cè)存儲(chǔ)資源的數(shù)據(jù)，將讀取到的寫數(shù)據(jù)與讀取到的隨機(jī)數(shù)據(jù)進(jìn)行比較，根據(jù)比較結(jié)果判斷所述待測(cè)存儲(chǔ)資源在第二時(shí)鐘信號(hào)下的讀寫測(cè)試是否合格；

所述結(jié)果顯示模塊用于對(duì)所述待測(cè)存儲(chǔ)資源的所述讀寫測(cè)試結(jié)果進(jìn)行顯示。

本發(fā)明另一方面提供一種FPGA存儲(chǔ)資源測(cè)試方法，包括：

向預(yù)設(shè)的數(shù)據(jù)激勵(lì)模塊提供第一時(shí)鐘信號(hào)，同時(shí)向FPGA片內(nèi)的待測(cè)存儲(chǔ)資源提供第二時(shí)鐘信號(hào)；所述第二時(shí)鐘信號(hào)的時(shí)鐘頻率高于所述第一時(shí)鐘信號(hào)的時(shí)鐘頻率；

在第二時(shí)鐘信號(hào)下讀取所述數(shù)據(jù)激勵(lì)模塊在第一時(shí)鐘信號(hào)下產(chǎn)生的隨機(jī)數(shù)據(jù)，并讀取所述待測(cè)存儲(chǔ)資源在第二時(shí)鐘信號(hào)下根據(jù)所述數(shù)據(jù)激勵(lì)模塊產(chǎn)生的隨機(jī)數(shù)據(jù)進(jìn)行寫操作的寫數(shù)據(jù)；

將讀取到的寫數(shù)據(jù)與讀取到的隨機(jī)數(shù)據(jù)進(jìn)行比較，根據(jù)比較結(jié)果判斷所述待測(cè)存儲(chǔ)資源在第二時(shí)鐘信號(hào)下的讀寫測(cè)試是否合格。

本發(fā)明又一方面提供一種FPGA存儲(chǔ)資源測(cè)試裝置，包括：

時(shí)鐘控制單元，用于向預(yù)設(shè)的數(shù)據(jù)激勵(lì)模塊提供第一時(shí)鐘信號(hào)，同時(shí)向FPGA片內(nèi)的待測(cè)存儲(chǔ)資源提供第二時(shí)鐘信號(hào)；所述第二時(shí)鐘信號(hào)的時(shí)鐘頻率高于所述第一時(shí)鐘信號(hào)的時(shí)鐘頻率；

數(shù)據(jù)獲取單元，用于在第二時(shí)鐘信號(hào)下讀取所述數(shù)據(jù)激勵(lì)模塊在第一時(shí)鐘信號(hào)下產(chǎn)生的隨機(jī)數(shù)據(jù)，并讀取所述待測(cè)存儲(chǔ)資源在第二時(shí)鐘信號(hào)下根據(jù)所述數(shù)據(jù)激勵(lì)模塊產(chǎn)生的隨機(jī)數(shù)據(jù)進(jìn)行寫操作的寫數(shù)據(jù)；

判斷單元，用于將讀取到的寫數(shù)據(jù)與讀取到的隨機(jī)數(shù)據(jù)進(jìn)行比較，根據(jù)比較結(jié)果判斷所述待測(cè)存儲(chǔ)資源在第二時(shí)鐘信號(hào)下的讀寫測(cè)試是否合格。

基于上述實(shí)施例提供的FPGA存儲(chǔ)資源測(cè)試系統(tǒng)、方法及裝置，向所述數(shù)據(jù)激勵(lì)模塊和結(jié)果顯示模塊提供第一時(shí)鐘信號(hào)，以及向所述數(shù)據(jù)比較模塊和FPGA片內(nèi)的待測(cè)存儲(chǔ)資源提供第二時(shí)鐘信號(hào)；所述第二時(shí)鐘信號(hào)的時(shí)鐘頻率高于所述第一時(shí)鐘信號(hào)的時(shí)鐘頻率；通過所述跨時(shí)鐘域數(shù)據(jù)傳輸模塊用于實(shí)現(xiàn)第一時(shí)鐘信號(hào)的時(shí)鐘域與第二時(shí)鐘信號(hào)的時(shí)鐘域的數(shù)據(jù)傳輸。由此能夠減少其它資源的對(duì)待測(cè)存儲(chǔ)資源模塊的速度影響，提升測(cè)試時(shí)序收斂特性。

附圖說明

圖1為一實(shí)施例的FPGA存儲(chǔ)資源測(cè)試系統(tǒng)的示意性結(jié)構(gòu)圖；

圖2為另一實(shí)施例的FPGA存儲(chǔ)資源測(cè)試系統(tǒng)的示意性結(jié)構(gòu)圖；

圖3為另一實(shí)施例的FPGA存儲(chǔ)資源測(cè)試系統(tǒng)的示意性結(jié)構(gòu)圖；

圖4為一實(shí)施例的FPGA存儲(chǔ)資源測(cè)試方法的示意性流程圖；

圖5為一實(shí)施例的FPGA存儲(chǔ)資源測(cè)試裝置的示意性結(jié)構(gòu)圖。

具體實(shí)施方式

為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，以下結(jié)合附圖及實(shí)施例，對(duì)本發(fā)明進(jìn)行進(jìn)一步詳細(xì)說明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。

圖1為一實(shí)施例的FPGA存儲(chǔ)資源測(cè)試系統(tǒng)的示意性結(jié)構(gòu)圖；如圖1所示，本實(shí)施例中的FPGA存儲(chǔ)資源測(cè)試系統(tǒng)包括：時(shí)鐘管理模塊、數(shù)據(jù)激勵(lì)模塊、跨時(shí)鐘域數(shù)據(jù)傳輸模塊、數(shù)據(jù)比較模塊以及結(jié)果顯示模塊。其中各模塊以及基于所述系統(tǒng)的測(cè)試原理說明如下。

其中，所述時(shí)鐘管理模塊用于向所述數(shù)據(jù)激勵(lì)模塊和結(jié)果顯示模塊提供第一時(shí)鐘信號(hào)CLK1，以及向所述數(shù)據(jù)比較模塊和FPGA片內(nèi)的待測(cè)存儲(chǔ)資源提供第二時(shí)鐘信號(hào)CLK2；所述第二時(shí)鐘信號(hào)CLK2的時(shí)鐘頻率高于所述第一時(shí)鐘信號(hào)CLK1的時(shí)鐘頻率。在實(shí)際應(yīng)用中，CLK1可以與外部輸入時(shí)鐘信號(hào)同頻率，CLK2采用倍頻技術(shù)實(shí)現(xiàn)。通過低頻時(shí)鐘域用來驅(qū)動(dòng)數(shù)據(jù)激勵(lì)模塊和結(jié)果顯示模塊，通過高頻時(shí)鐘域用來驅(qū)動(dòng)待測(cè)存儲(chǔ)資源和數(shù)據(jù)比較模塊，其目的是以較低的時(shí)鐘頻率來保證數(shù)據(jù)激勵(lì)模塊具備較好的時(shí)序收斂特性。

基于上述系統(tǒng)的測(cè)試原理為：所述數(shù)據(jù)激勵(lì)模塊用于產(chǎn)生隨機(jī)數(shù)據(jù)，并將所述隨機(jī)數(shù)據(jù)緩存到所述跨時(shí)鐘域數(shù)據(jù)傳輸模塊。所述待測(cè)存儲(chǔ)資源從所述跨時(shí)鐘域數(shù)據(jù)傳輸模塊讀取所述隨機(jī)數(shù)據(jù)，并根據(jù)讀取到的隨機(jī)數(shù)據(jù)進(jìn)行寫操作；所述數(shù)據(jù)比較模塊用于從所述跨時(shí)鐘域數(shù)據(jù)傳輸模塊讀取所述隨機(jī)數(shù)據(jù)，以及讀取寫入所述待測(cè)存儲(chǔ)資源的數(shù)據(jù)，將讀取到的寫數(shù)據(jù)與讀取到的隨機(jī)數(shù)據(jù)進(jìn)行比較，根據(jù)比較結(jié)果判斷所述待測(cè)存儲(chǔ)資源在第二時(shí)鐘信號(hào)下的讀寫測(cè)試是否合格，將讀寫測(cè)試結(jié)果輸出至結(jié)果顯示模塊；所述結(jié)果顯示模塊用于對(duì)所述待測(cè)存儲(chǔ)資源的所述讀寫測(cè)試結(jié)果進(jìn)行顯示。

其中，所述跨時(shí)鐘域數(shù)據(jù)傳輸模塊用于實(shí)現(xiàn)第一時(shí)鐘信號(hào)的時(shí)鐘域與第二時(shí)鐘信號(hào)的時(shí)鐘域的數(shù)據(jù)傳輸；在一優(yōu)選實(shí)施例中，所述跨時(shí)鐘域數(shù)據(jù)傳輸模塊采用雙口RAM(Random Access Memory)或者FIFO(First-Input-First-Output)存儲(chǔ)器實(shí)現(xiàn)。在實(shí)際測(cè)試中，還可以與待測(cè)存儲(chǔ)資源一樣采用FPGA器件的片內(nèi)存儲(chǔ)資源。

在一優(yōu)選實(shí)施例中，在所述數(shù)據(jù)比較模塊中，將讀取到的寫數(shù)據(jù)與讀取到的隨機(jī)數(shù)據(jù)進(jìn)行比較，根據(jù)比較結(jié)果判斷所述待測(cè)存儲(chǔ)資源在第二時(shí)鐘信號(hào)下的讀寫測(cè)試是否合格的實(shí)施方式可為：若本次從所述待測(cè)存儲(chǔ)資源讀取到的數(shù)據(jù)與本次從所述跨時(shí)鐘域數(shù)據(jù)傳輸模塊讀取到的隨機(jī)數(shù)據(jù)一致，則判斷為所述待測(cè)存儲(chǔ)資源的本次讀寫測(cè)試通過，否則，判斷為所述待測(cè)存儲(chǔ)資源的本次讀寫測(cè)試不通過。

在一優(yōu)選實(shí)施例中，待測(cè)存儲(chǔ)資源在FPGA器件片內(nèi)中可以配置為RAM、FIFO存儲(chǔ)器、移位寄存器等。

在一優(yōu)選實(shí)施例中，參考圖2所示，所述FPGA存儲(chǔ)資源測(cè)試系統(tǒng)包括至少兩組數(shù)據(jù)激勵(lì)模塊、跨時(shí)鐘域數(shù)據(jù)傳輸模塊和數(shù)據(jù)比較模塊。所述至少兩組數(shù)據(jù)激勵(lì)模塊、跨時(shí)鐘域數(shù)據(jù)傳輸模塊和數(shù)據(jù)比較模塊均輸出讀寫測(cè)試結(jié)果至所述結(jié)果顯示模塊。并且，所述至少兩組數(shù)據(jù)激勵(lì)模塊、跨時(shí)鐘域數(shù)據(jù)傳輸模塊和數(shù)據(jù)比較模塊，分別與至少兩個(gè)待測(cè)存儲(chǔ)資源一一對(duì)應(yīng)。由此通過實(shí)現(xiàn)對(duì)大規(guī)模待測(cè)存儲(chǔ)資源的測(cè)試，測(cè)試效率高。

基于上述實(shí)施例提供的FPGA存儲(chǔ)資源測(cè)試系統(tǒng)，時(shí)鐘管理模塊用于向所述數(shù)據(jù)激勵(lì)模塊和結(jié)果顯示模塊提供第一時(shí)鐘信號(hào)，以及向所述數(shù)據(jù)比較模塊和FPGA片內(nèi)的待測(cè)存儲(chǔ)資源提供第二時(shí)鐘信號(hào)；所述第二時(shí)鐘信號(hào)的時(shí)鐘頻率高于所述第一時(shí)鐘信號(hào)的時(shí)鐘頻率；所述跨時(shí)鐘域數(shù)據(jù)傳輸模塊用于實(shí)現(xiàn)第一時(shí)鐘信號(hào)的時(shí)鐘域與第二時(shí)鐘信號(hào)的時(shí)鐘域的數(shù)據(jù)傳輸。由此能夠減少其它邏輯資源的對(duì)待測(cè)存儲(chǔ)資源模塊的速度影響，提升測(cè)試時(shí)序收斂特性；并且能夠適應(yīng)大規(guī)模存儲(chǔ)資源的測(cè)試，測(cè)試覆蓋率好、操作簡單、實(shí)施成本低。

下面結(jié)合圖2，對(duì)本發(fā)明實(shí)施例的FPGA存儲(chǔ)資源測(cè)試系統(tǒng)及其測(cè)試原理做進(jìn)一步的說明。

如圖2所示，所述FPGA存儲(chǔ)資源測(cè)試系統(tǒng)包括n組數(shù)據(jù)激勵(lì)模塊、跨時(shí)鐘域數(shù)據(jù)傳輸模塊和數(shù)據(jù)比較模塊，分別用于測(cè)試待測(cè)存儲(chǔ)資源1～待測(cè)存儲(chǔ)資源n。n組數(shù)據(jù)激勵(lì)模塊、跨時(shí)鐘域數(shù)據(jù)傳輸模塊和數(shù)據(jù)比較模塊均由同一個(gè)時(shí)鐘管理模塊提供時(shí)鐘信號(hào)。具體的，該系統(tǒng)的測(cè)試原理如下：

時(shí)鐘管理模塊(圖2中標(biāo)識(shí)①)：時(shí)鐘管理模塊的作用是通過輸入一個(gè)外部信號(hào)源來輸出兩個(gè)跨時(shí)鐘域的時(shí)鐘信號(hào)，低頻時(shí)鐘域用來驅(qū)動(dòng)激勵(lì)和顯示模塊，高頻時(shí)鐘域用來驅(qū)動(dòng)待測(cè)存儲(chǔ)資源和數(shù)據(jù)比較模塊。在實(shí)際應(yīng)用中，CLK1可以與外部輸入時(shí)鐘信號(hào)同頻率，CLK2采用倍頻技術(shù)實(shí)現(xiàn)。

跨時(shí)鐘域數(shù)據(jù)傳輸模塊(圖2中標(biāo)識(shí)②)：該模塊可采用雙口RAM或者FIFO存儲(chǔ)器實(shí)現(xiàn)，目的是實(shí)現(xiàn)不同時(shí)鐘域的數(shù)據(jù)傳輸。在實(shí)際測(cè)試中，其可以與待測(cè)存儲(chǔ)資源一樣采用FPGA器件的片內(nèi)存儲(chǔ)資源。

低頻時(shí)鐘域(圖2中標(biāo)識(shí)③)：CLK1為低頻時(shí)鐘域，其目的是以較低的時(shí)鐘頻率來保證數(shù)據(jù)激勵(lì)模塊具備較好的時(shí)序收斂特性。

高頻時(shí)鐘域(圖2中標(biāo)識(shí)④)：CLK2為高頻時(shí)鐘域，為了實(shí)現(xiàn)對(duì)FPGA器件高速片內(nèi)存儲(chǔ)資源的速度測(cè)試，需要采用高頻時(shí)鐘域?qū)PGA器件的片內(nèi)存儲(chǔ)資源進(jìn)行數(shù)據(jù)讀寫測(cè)試。

待測(cè)存儲(chǔ)資源扁平化劃分(圖2中標(biāo)識(shí)⑤)：把FPGA器件片內(nèi)存儲(chǔ)資源劃分為n個(gè)較小的存儲(chǔ)資源分別進(jìn)行測(cè)試，通過此種方式可以降低存儲(chǔ)資源的地址長度，有利于測(cè)試系統(tǒng)收斂在一個(gè)較高的工作頻率上，避免除待測(cè)存儲(chǔ)資源以外的其它邏輯資源在測(cè)試速度上的限制。通過采用該劃分方法可以實(shí)現(xiàn)對(duì)FPGA器件內(nèi)部大規(guī)模存儲(chǔ)資源的速度測(cè)試，并滿足測(cè)試系統(tǒng)時(shí)序收斂要求。

隨機(jī)數(shù)據(jù)激勵(lì)模塊(圖2中標(biāo)識(shí)⑥)：該模塊產(chǎn)生供待測(cè)存儲(chǔ)資源讀寫測(cè)試的隨機(jī)數(shù)據(jù)。

待測(cè)存儲(chǔ)資源模塊(圖2中標(biāo)識(shí)⑦)：待測(cè)存儲(chǔ)資源在FPGA器件片內(nèi)中可以配置為RAM、FIFO、移位寄存器等。

數(shù)據(jù)比較模塊(圖2中標(biāo)識(shí)⑧)：該模塊把從待測(cè)存儲(chǔ)資源讀取到的寫數(shù)據(jù)與預(yù)期的數(shù)據(jù)(即數(shù)據(jù)激勵(lì)模塊產(chǎn)生的隨機(jī)數(shù))進(jìn)行比較，根據(jù)比較結(jié)果判定待測(cè)存儲(chǔ)資源的讀寫操作是否正確，為了保證數(shù)據(jù)的吞吐量和處理的實(shí)時(shí)性，其工作在高頻時(shí)鐘域。

結(jié)果顯示模塊(圖2中標(biāo)識(shí)⑨)：該模塊把不同數(shù)據(jù)比較模塊輸出的結(jié)果進(jìn)行處理，并通過一定的方式進(jìn)行顯示，以便觀察結(jié)果。

在另一優(yōu)選實(shí)施例中，參考圖3所示，不同于圖2的FPGA存儲(chǔ)資源測(cè)試系統(tǒng)，可設(shè)置兩個(gè)時(shí)鐘管理模塊，以更適應(yīng)于FPGA器件片內(nèi)存儲(chǔ)資源速度的摸高測(cè)試。其中，第一時(shí)鐘管理子模塊用于向所述數(shù)據(jù)激勵(lì)模塊和結(jié)果顯示模塊提供第一時(shí)鐘信號(hào)；第二時(shí)鐘管理子模塊用于向所述數(shù)據(jù)比較模塊和FPGA片內(nèi)的待測(cè)存儲(chǔ)資源提供所述第二時(shí)鐘信號(hào)。圖3中通過兩個(gè)時(shí)鐘管理模塊來驅(qū)動(dòng)不同的時(shí)鐘域，其中CLK2時(shí)鐘域可以不斷增加外部輸入時(shí)鐘信號(hào)頻率，以便實(shí)現(xiàn)對(duì)待測(cè)存儲(chǔ)資源速度的摸高測(cè)試。

本發(fā)明上述實(shí)施例提出了跨時(shí)鐘域的FPGA器件片內(nèi)存儲(chǔ)資源速度測(cè)試系統(tǒng)，針對(duì)提升FPGA器件存儲(chǔ)資源測(cè)試系統(tǒng)的時(shí)序余量，設(shè)計(jì)了扁平化測(cè)試策略，盡可能減少激勵(lì)模塊、控制模塊及顯示模塊對(duì)測(cè)試系統(tǒng)速度的限制。并且通過采用跨時(shí)鐘域設(shè)計(jì)，可以把測(cè)試系統(tǒng)的數(shù)據(jù)激勵(lì)模塊、結(jié)果顯示模塊與待測(cè)存儲(chǔ)資源模塊分離開來，使外圍的數(shù)據(jù)激勵(lì)模塊及結(jié)果顯示模塊工作在較低的時(shí)鐘頻率上，避免外圍測(cè)試控制信號(hào)、激勵(lì)信號(hào)及顯示信號(hào)對(duì)高速待測(cè)存儲(chǔ)資源速度測(cè)試的影響，提升時(shí)序余量；以及，通過采用扁平化測(cè)試策略可以提升測(cè)試系統(tǒng)時(shí)序余量，以便實(shí)現(xiàn)在滿足測(cè)試系統(tǒng)時(shí)序要求的前提下對(duì)高速大規(guī)模FPGA器件的存儲(chǔ)資源進(jìn)行全覆蓋率的測(cè)試。此外，本發(fā)明上述實(shí)施例的FPGA存儲(chǔ)資源測(cè)試系統(tǒng)及方法，能夠覆蓋對(duì)FPGA器件片內(nèi)存儲(chǔ)資源的速度達(dá)標(biāo)項(xiàng)測(cè)試及速度摸高項(xiàng)測(cè)試。

基于上述實(shí)施例中的FPGA存儲(chǔ)資源測(cè)試系統(tǒng)的思想，本發(fā)明還提供了一種FPGA存儲(chǔ)資源測(cè)試方法的實(shí)施例。如圖4所示，本實(shí)施例的FPGA存儲(chǔ)資源測(cè)試方法包括步驟：

S11，向預(yù)設(shè)的數(shù)據(jù)激勵(lì)模塊提供第一時(shí)鐘信號(hào)，同時(shí)向FPGA片內(nèi)的待測(cè)存儲(chǔ)資源提供第二時(shí)鐘信號(hào)；所述第二時(shí)鐘信號(hào)的時(shí)鐘頻率高于所述第一時(shí)鐘信號(hào)的時(shí)鐘頻率；

S12，在第二時(shí)鐘信號(hào)下讀取所述數(shù)據(jù)激勵(lì)模塊在第一時(shí)鐘信號(hào)下產(chǎn)生的隨機(jī)數(shù)據(jù)，并讀取所述待測(cè)存儲(chǔ)資源在第二時(shí)鐘信號(hào)下根據(jù)所述數(shù)據(jù)激勵(lì)模塊產(chǎn)生的隨機(jī)數(shù)據(jù)進(jìn)行寫操作的寫數(shù)據(jù)；

S13，將讀取到的寫數(shù)據(jù)與讀取到的隨機(jī)數(shù)據(jù)進(jìn)行比較，根據(jù)比較結(jié)果判斷所述待測(cè)存儲(chǔ)資源在第二時(shí)鐘信號(hào)下的讀寫測(cè)試是否合格。

在一優(yōu)選實(shí)施例中，步驟S11中還包括：同時(shí)向預(yù)設(shè)的結(jié)果顯示模塊提供第一時(shí)鐘信號(hào)；對(duì)應(yīng)的，在步驟S13之后還包括步驟：將讀寫測(cè)試結(jié)果發(fā)送至所述結(jié)果顯示模塊，通過所述結(jié)果顯示模塊在第一時(shí)鐘信號(hào)下對(duì)讀寫測(cè)試結(jié)果進(jìn)行顯示。

通過上述實(shí)施例的FPGA存儲(chǔ)資源測(cè)試方法，通過不同的時(shí)鐘信號(hào)將數(shù)據(jù)激勵(lì)模塊與待測(cè)存儲(chǔ)資源模塊分離開來，使外圍的數(shù)據(jù)激勵(lì)模塊工作在較低的時(shí)鐘頻率上，避免外圍測(cè)試控制信號(hào)、激勵(lì)信號(hào)及顯示信號(hào)對(duì)高速待測(cè)存儲(chǔ)資源速度測(cè)試的影響，可提升時(shí)序余量。

需要說明的是，對(duì)于前述的各方法實(shí)施例，為了簡便描述，將其都表述為一系列的動(dòng)作組合，但是本領(lǐng)域技術(shù)人員應(yīng)該知悉，本發(fā)明并不受所描述的動(dòng)作順序的限制，因?yàn)橐罁?jù)本發(fā)明，某些步驟可以采用其它順序或者同時(shí)進(jìn)行。此外，還可對(duì)上述實(shí)施例進(jìn)行任意組合，得到其他的實(shí)施例。

基于與上述實(shí)施例中的FPGA存儲(chǔ)資源測(cè)試方法相同的思想，本發(fā)明還提供FPGA存儲(chǔ)資源測(cè)試裝置，該裝置可用于執(zhí)行上述FPGA存儲(chǔ)資源測(cè)試方法。為了便于說明，F(xiàn)PGA存儲(chǔ)資源測(cè)試裝置實(shí)施例的結(jié)構(gòu)示意圖中，僅僅示出了與本發(fā)明實(shí)施例相關(guān)的部分，本領(lǐng)域技術(shù)人員可以理解，圖示結(jié)構(gòu)并不構(gòu)成對(duì)裝置的限定，可以包括比圖示更多或更少的部件，或者組合某些部件，或者不同的部件布置。

圖5為本發(fā)明一實(shí)施例的FPGA存儲(chǔ)資源測(cè)試裝置的示意性結(jié)構(gòu)圖；如圖5所示，本實(shí)施例的FPGA存儲(chǔ)資源測(cè)試裝置包括：時(shí)鐘管理模塊和跨時(shí)鐘域數(shù)據(jù)傳輸模塊，還包括分別與所述時(shí)鐘管理模塊連接的數(shù)據(jù)激勵(lì)模塊、時(shí)鐘控制單元510、數(shù)據(jù)獲取單元520以及判斷單元530。各模塊說明如下：

上述時(shí)鐘控制單元510，用于向預(yù)設(shè)的數(shù)據(jù)激勵(lì)模塊提供第一時(shí)鐘信號(hào)，同時(shí)向FPGA片內(nèi)的待測(cè)存儲(chǔ)資源提供第二時(shí)鐘信號(hào)；所述第二時(shí)鐘信號(hào)的時(shí)鐘頻率高于所述第一時(shí)鐘信號(hào)的時(shí)鐘頻率；

上述數(shù)據(jù)獲取單元520，用于在第二時(shí)鐘信號(hào)下讀取所述數(shù)據(jù)激勵(lì)模塊在第一時(shí)鐘信號(hào)下產(chǎn)生的隨機(jī)數(shù)據(jù)，并讀取所述待測(cè)存儲(chǔ)資源在第二時(shí)鐘信號(hào)下根據(jù)所述數(shù)據(jù)激勵(lì)模塊產(chǎn)生的隨機(jī)數(shù)據(jù)進(jìn)行寫操作的寫數(shù)據(jù)；

上述判斷單元530，用于將讀取到的寫數(shù)據(jù)與讀取到的隨機(jī)數(shù)據(jù)進(jìn)行比較，根據(jù)比較結(jié)果判斷所述待測(cè)存儲(chǔ)資源在第二時(shí)鐘信號(hào)下的讀寫測(cè)試是否合格。

需要說明的是，上述示例的FPGA存儲(chǔ)資源測(cè)試裝置的實(shí)施方式中，各模塊之間的信息交互、執(zhí)行過程等內(nèi)容，由于與本發(fā)明前述方法實(shí)施例基于同一構(gòu)思，其帶來的技術(shù)效果與本發(fā)明前述方法實(shí)施例相同，具體內(nèi)容可參見本發(fā)明方法實(shí)施例中的敘述，此處不再贅述。

此外，上述示例的FPGA存儲(chǔ)資源測(cè)試裝置的實(shí)施方式中，各功能模塊的邏輯劃分僅是舉例說明，實(shí)際應(yīng)用中可以根據(jù)需要，例如出于相應(yīng)硬件的配置要求或者軟件的實(shí)現(xiàn)的便利考慮，將上述功能分配由不同的功能模塊完成，即將所述FPGA存儲(chǔ)資源測(cè)試裝置的內(nèi)部結(jié)構(gòu)劃分成不同的功能模塊，以完成以上描述的全部或者部分功能。其中各功能模既可以采用硬件的形式實(shí)現(xiàn)，也可以采用軟件功能模塊的形式實(shí)現(xiàn)。

本領(lǐng)域普通技術(shù)人員可以理解，實(shí)現(xiàn)上述實(shí)施例方法中的全部或部分流程，是可以通過計(jì)算機(jī)程序來指令相關(guān)的硬件來完成，所述的程序可存儲(chǔ)于一計(jì)算機(jī)可讀取存儲(chǔ)介質(zhì)中，作為獨(dú)立的產(chǎn)品銷售或使用。所述程序在執(zhí)行時(shí)，可執(zhí)行如上述各方法的實(shí)施例的全部或部分步驟。其中，所述的存儲(chǔ)介質(zhì)可為磁碟、光盤、只讀存儲(chǔ)記憶體(Read-Only Memory，ROM)或隨機(jī)存儲(chǔ)記憶體(Random Access Memory，RAM)等。

在上述實(shí)施例中，對(duì)各個(gè)實(shí)施例的描述都各有側(cè)重，某個(gè)實(shí)施例中沒有詳述的部分，可以參見其它實(shí)施例的相關(guān)描述。

以上所述實(shí)施例僅表達(dá)了本發(fā)明的幾種實(shí)施方式，不能理解為對(duì)本發(fā)明專利范圍的限制。應(yīng)當(dāng)指出的是，對(duì)于本領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明構(gòu)思的前提下，還可以做出若干變形和改進(jìn)，這些都屬于本發(fā)明的保護(hù)范圍。因此，本發(fā)明專利的保護(hù)范圍應(yīng)以所附權(quán)利要求為準(zhǔn)。