本發(fā)明涉及地球弱磁場(chǎng)測(cè)量技術(shù)領(lǐng)域，特別是涉及一種基于量化時(shí)延法提高FID信號(hào)測(cè)頻精度的方法及電路。

背景技術(shù)：

動(dòng)態(tài)核極化磁力儀具有功耗低、無(wú)死區(qū)、靈敏度高等特點(diǎn)，在地球物理磁法勘探、地球科學(xué)研究、反潛、衛(wèi)星磁測(cè)這些領(lǐng)域得到了普遍應(yīng)用。動(dòng)態(tài)核極化磁力儀通常包括兩種共振系統(tǒng)：電子自旋共振和核磁共振，該儀器利用射頻電磁場(chǎng)產(chǎn)生的電子自旋共振和兩個(gè)共振系統(tǒng)的耦合弛豫作用，將電子自旋共振的能量轉(zhuǎn)移到核磁共振，從而提高了傳感器中質(zhì)子自旋的宏觀磁矩，并在偏轉(zhuǎn)磁場(chǎng)的作用下輸出FID信號(hào)(Free Induction Decay Singal，自由感應(yīng)衰減信號(hào))，動(dòng)態(tài)核極化磁力儀通過(guò)測(cè)量FID信號(hào)頻率，利用旋磁比計(jì)算得到當(dāng)前的地磁場(chǎng)強(qiáng)度，因此其測(cè)頻精度直接決定了磁場(chǎng)的測(cè)量精度。但在實(shí)際應(yīng)用中，動(dòng)態(tài)核極化磁力儀直接測(cè)得的FID信號(hào)頻率并不高。

目前，通常采用基于CPLD(Complex Programable Logic Device，復(fù)雜可編程邏輯器件)的多周期同步法提高動(dòng)態(tài)核極化磁力儀FID信號(hào)測(cè)頻精度，或?qū)煞N測(cè)量功能的磁力儀設(shè)計(jì)利用單刀雙擲開(kāi)關(guān)、配諧電容及不同的極化電路，實(shí)現(xiàn)了靜態(tài)極化測(cè)量和動(dòng)態(tài)極化測(cè)量的統(tǒng)一，或采用FFT算法(Fast Fourier Transform Algorithm，快速傅氏變換算法)和CZT算法(Chirp Z-transform，線性調(diào)頻Z變換算法)相結(jié)合的測(cè)頻方法，利用FFT算法得到頻率粗略值，再由CZT算法進(jìn)行頻譜細(xì)化，將傳統(tǒng)的時(shí)域測(cè)量轉(zhuǎn)換到頻域測(cè)量。

但，第一個(gè)方法采用的是比較器和CPLD進(jìn)行測(cè)量，沒(méi)有考慮對(duì)時(shí)鐘邊沿不同步的部分進(jìn)行誤差補(bǔ)償；第二個(gè)方法采用的是傳統(tǒng)的硬件測(cè)量方法，因后期FID信號(hào)衰減到后期，信噪比過(guò)低，不可避免的會(huì)有計(jì)數(shù)誤差；第三個(gè)方法采用ADC+FFT+CZT的算法，消除了信噪比過(guò)低的計(jì)數(shù)誤差，卻也會(huì)因信號(hào)質(zhì)量變差，影響測(cè)頻精度。

技術(shù)實(shí)現(xiàn)要素：

有鑒于此，本發(fā)明的實(shí)施例提供了一種基于量化時(shí)延法提高動(dòng)態(tài)核極化磁力儀FID信號(hào)測(cè)頻精度的電路和方法。

本發(fā)明的實(shí)施例提供：

一種基于量化時(shí)延法提高FID信號(hào)測(cè)頻精度的電路，包括動(dòng)態(tài)核極化弱磁傳感器、高頻振蕩電路、信號(hào)調(diào)理電路、滯回比較器、晶振電路、FPGA數(shù)字測(cè)頻模塊(Field Programmable Gate Array，現(xiàn)場(chǎng)可編程門陣列)、控制器和存儲(chǔ)單元，所述動(dòng)態(tài)核極化弱磁傳感器的輸入端連接高頻振蕩電路，所述高頻振蕩電路激勵(lì)動(dòng)態(tài)核極化弱磁傳感器產(chǎn)生FID信號(hào)，所述動(dòng)態(tài)核極化弱磁傳感器的輸出端連接信號(hào)調(diào)理電路，所述信號(hào)調(diào)理電路連接滯回比較器，所述信號(hào)調(diào)理電路調(diào)理動(dòng)態(tài)核極化弱磁傳感器輸出的FID信號(hào)，并將調(diào)理后的FID信號(hào)輸入滯回比較器，所述滯回比較器和晶振電路的輸出端均連接FPGA數(shù)字測(cè)頻模塊，所述晶振電路輸出時(shí)基信號(hào)，所述滯回比較器輸出待測(cè)信號(hào)，所述FPGA數(shù)字測(cè)頻模塊連接控制器，所述控制器連接存儲(chǔ)單元，所述FPGA數(shù)字測(cè)頻模塊對(duì)時(shí)基信號(hào)和待測(cè)信號(hào)進(jìn)行處理，所述控制器讀取FPGA數(shù)字測(cè)頻模塊的處理結(jié)果，并計(jì)算FID信號(hào)的頻率，所述存儲(chǔ)單元存儲(chǔ)計(jì)算結(jié)果。

進(jìn)一步，所述FPGA數(shù)字測(cè)頻模塊包括控制信號(hào)部分、計(jì)數(shù)部分和誤差補(bǔ)償部分，所述控制信號(hào)部分、計(jì)數(shù)部分和誤差補(bǔ)償部分相互連接，所述控制信號(hào)部分、計(jì)數(shù)部分和誤差補(bǔ)償部分相互連接，所述控制信號(hào)部分包括可編程分頻器和兩個(gè)D觸發(fā)器，所述可編程分頻器能夠根據(jù)實(shí)際測(cè)試情況調(diào)整分頻比，所述計(jì)數(shù)部分包括第一計(jì)數(shù)器和第二計(jì)數(shù)器，所述誤差補(bǔ)償部分包括兩個(gè)時(shí)間間隔測(cè)量單元，每一時(shí)間間隔測(cè)量單元均由若干單位延時(shí)單元、若干D觸發(fā)器和鎖存器構(gòu)成，所述單位延時(shí)單元連接D觸發(fā)器，所述D觸發(fā)器連接鎖存器。

一種基于量化時(shí)延法提高FID信號(hào)測(cè)頻精度的方法，包括以下步驟：

(1)將動(dòng)態(tài)核極化弱磁傳感器產(chǎn)生的FID信號(hào)經(jīng)過(guò)調(diào)理和整形，轉(zhuǎn)換為待測(cè)信號(hào)；

(2)將時(shí)基信號(hào)和步驟(1)得到的待測(cè)信號(hào)分別輸入FPGA數(shù)字測(cè)頻模塊，所述FPGA數(shù)字測(cè)頻模塊通過(guò)等精度測(cè)頻法對(duì)時(shí)基信號(hào)和待測(cè)信號(hào)進(jìn)行處理；

(3)通過(guò)控制器讀取FPGA數(shù)字測(cè)頻模塊的處理結(jié)果，并對(duì)步驟(2)處理后的數(shù)據(jù)進(jìn)行頻率計(jì)算和誤差補(bǔ)償，得到FID信號(hào)的頻率。

進(jìn)一步，所述步驟(1)中，動(dòng)態(tài)核極化弱磁傳感器通過(guò)高頻振蕩電路的激勵(lì)產(chǎn)生FID信號(hào)，所述FID信號(hào)輸入信號(hào)調(diào)理電路，所述信號(hào)調(diào)理電路對(duì)FID信號(hào)進(jìn)行調(diào)理，并將調(diào)理后的信號(hào)輸入滯回比較器，經(jīng)過(guò)滯回比較器的整形后得到待測(cè)信號(hào)。

進(jìn)一步，所述高頻振蕩電路產(chǎn)生射頻磁場(chǎng)，所述射頻磁場(chǎng)使動(dòng)態(tài)核極化弱磁傳感器中的電子自旋系統(tǒng)共振，所述動(dòng)態(tài)核極化弱磁傳感器內(nèi)有自由基，通過(guò)自由基完成電子系統(tǒng)能量到質(zhì)子系統(tǒng)能量的轉(zhuǎn)移，再將質(zhì)子系統(tǒng)能量通過(guò)直流脈沖激勵(lì)以產(chǎn)生FID信號(hào)。

進(jìn)一步，所述信號(hào)調(diào)理電路對(duì)動(dòng)態(tài)核極化弱磁傳感器輸出的FID信號(hào)進(jìn)行放大和濾波調(diào)理。

進(jìn)一步，所述步驟(2)中，時(shí)基信號(hào)由晶振電路輸出，所述FPGA數(shù)字測(cè)頻模塊的控制信號(hào)部分將時(shí)基信號(hào)通過(guò)可編程分頻器得到參考閘門信號(hào)，所述參考閘門信號(hào)通過(guò)D觸發(fā)器同步待測(cè)信號(hào)得到實(shí)際閘門信號(hào)，所述實(shí)際閘門信號(hào)通過(guò)另一D觸發(fā)器同步時(shí)基信號(hào)得到時(shí)基閘門信號(hào)，所述時(shí)基閘門信號(hào)為控制信號(hào)；

所述FPGA數(shù)字測(cè)頻模塊的計(jì)數(shù)部分將時(shí)基信號(hào)和實(shí)際閘門信號(hào)送入第一計(jì)數(shù)器中，由實(shí)際閘門信號(hào)脈沖上升沿之后的時(shí)基信號(hào)的第一個(gè)脈沖啟動(dòng)第一計(jì)數(shù)器計(jì)數(shù)，實(shí)際閘門信號(hào)下降沿之后的時(shí)基信號(hào)的脈沖關(guān)閉第一計(jì)數(shù)器，得到時(shí)基信號(hào)的脈沖個(gè)數(shù)；

將待測(cè)信號(hào)和實(shí)際閘門信號(hào)送入第二計(jì)數(shù)器中，由實(shí)際閘門信號(hào)脈沖上升沿之后的待測(cè)信號(hào)的第一個(gè)脈沖啟動(dòng)第二計(jì)數(shù)器計(jì)數(shù)，實(shí)際閘門信號(hào)下降沿之后待測(cè)信號(hào)的脈沖關(guān)閉第二計(jì)數(shù)器，得到待測(cè)信號(hào)的脈沖個(gè)數(shù)；

所述FPGA數(shù)字測(cè)頻模塊的誤差補(bǔ)償部分的兩個(gè)時(shí)間間隔測(cè)量單元均以實(shí)際閘門信號(hào)作為啟動(dòng)信號(hào)，控制信號(hào)作為結(jié)束信號(hào)，一個(gè)時(shí)間間隔測(cè)量單元的D觸發(fā)器選用上升沿觸發(fā)，另一時(shí)間間隔測(cè)量單元的D觸發(fā)器選用下降沿觸發(fā)，通過(guò)量化時(shí)延法計(jì)算實(shí)際閘門時(shí)間。

進(jìn)一步，所述實(shí)際閘門信號(hào)的邊沿與時(shí)基信號(hào)的邊沿不同步的部分采用量化時(shí)延法計(jì)算誤差補(bǔ)償時(shí)間，所述實(shí)際閘門信號(hào)的邊沿與時(shí)基信號(hào)的邊沿同步的部分直接采用第一計(jì)數(shù)器對(duì)時(shí)基信號(hào)進(jìn)行測(cè)量，第二計(jì)數(shù)器對(duì)待測(cè)信號(hào)進(jìn)行測(cè)量。

進(jìn)一步，所述量化時(shí)延法計(jì)算實(shí)際閘門時(shí)間包括以下步驟：

確定啟動(dòng)脈沖信號(hào)在傳播過(guò)程中經(jīng)過(guò)的延遲鏈中的延遲單元和延時(shí)量；

啟動(dòng)脈沖信號(hào)經(jīng)過(guò)每一延遲單元后對(duì)停止脈沖信號(hào)進(jìn)行實(shí)時(shí)采樣，當(dāng)停止脈沖信號(hào)從低電平變?yōu)楦唠娖綍r(shí)，在有效上升沿下D觸發(fā)器便鎖存了啟動(dòng)脈沖信號(hào)到達(dá)的具體位置，得到一條n+1位序列碼并鎖存；

對(duì)測(cè)得的序列碼進(jìn)行分析，測(cè)量結(jié)果取決于序列碼中發(fā)生低電平跳變?yōu)楦唠娖降淖畹臀凰诘奈恢?，此時(shí)的數(shù)值即為延時(shí)單元的個(gè)數(shù)，可以計(jì)算得到時(shí)間間隔測(cè)量單元的誤差補(bǔ)償時(shí)間；

通過(guò)第一計(jì)數(shù)器測(cè)得的時(shí)基信號(hào)的脈沖數(shù)值和量化延時(shí)法測(cè)得的信號(hào)邊沿不同步部分的誤差補(bǔ)償時(shí)間得到實(shí)際閘門時(shí)間，計(jì)算公式如下：

t＝n₁×T_c+(n₃-n₄)τ

式中：t為實(shí)際閘門時(shí)間，n₁為時(shí)基信號(hào)的脈沖個(gè)數(shù)，T_c為時(shí)基信號(hào)周期，n₃、n₄分別為兩個(gè)時(shí)間間隔測(cè)量單元的延時(shí)單元個(gè)數(shù)，τ為延時(shí)量。

進(jìn)一步，所述步驟(3)中，F(xiàn)ID信號(hào)的頻率計(jì)算公式為：

式中：f₀為FID信號(hào)的頻率，n₂為待測(cè)信號(hào)的脈沖個(gè)數(shù)。

與現(xiàn)有技術(shù)相比，本發(fā)明具有以下有益效果：

1、利用等精度測(cè)頻的原理，采取“粗測(cè)+細(xì)測(cè)”精密測(cè)量的方法，大幅度提高了測(cè)頻精度，“細(xì)測(cè)”的方式利用量化時(shí)延法對(duì)標(biāo)準(zhǔn)時(shí)鐘邊沿與待測(cè)信號(hào)邊沿的不同步進(jìn)行了時(shí)間補(bǔ)償，并且測(cè)頻的分辨率取決于單位延時(shí)單元的延時(shí)量，極大程度上提高了磁力儀的測(cè)頻精度；

2、量化時(shí)延法是基于時(shí)間內(nèi)插延遲線技術(shù)，克服了模擬內(nèi)插器硬件復(fù)雜、難于實(shí)現(xiàn)的缺陷，測(cè)量系統(tǒng)由數(shù)字電路構(gòu)成，可集成于FPGA中，易于實(shí)現(xiàn)且可靠性高；

3、此測(cè)頻方法能夠根據(jù)實(shí)際情況對(duì)相應(yīng)的軟件搭接及芯片選擇作出調(diào)整，降低了改造成本。

附圖說(shuō)明

圖1是本發(fā)明一種基于量化時(shí)延法提高FID信號(hào)測(cè)頻精度的電路一實(shí)施例的電路總體框圖。

圖2是本發(fā)明一實(shí)施例的工作流程圖。

圖3是圖1中FPGA數(shù)字測(cè)頻模塊的電路圖。

圖4是本發(fā)明一實(shí)施例中采用的測(cè)頻方法的原理波形圖。

具體實(shí)施方式

為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合附圖對(duì)本發(fā)明實(shí)施方式作進(jìn)一步地描述。

請(qǐng)參考圖1，本發(fā)明的實(shí)施例提供了一種基于量化時(shí)延法提高FID信號(hào)測(cè)頻精度的電路，包括高頻振蕩電路1、動(dòng)態(tài)核極化弱磁傳感器2、信號(hào)調(diào)理電路3、滯回比較器4、晶振電路5、FPGA數(shù)字測(cè)頻模塊6、控制器7和存儲(chǔ)單元8，在一實(shí)施例中，所述存儲(chǔ)單元為U盤(pán)，動(dòng)態(tài)核極化弱磁傳感器2的輸入端連接高頻振蕩電路1，高頻振蕩電路1激勵(lì)動(dòng)態(tài)核極化弱磁傳感器2產(chǎn)生FID信號(hào)，動(dòng)態(tài)核極化弱磁傳感器2的輸出端連接信號(hào)調(diào)理電路3，信號(hào)調(diào)理電路3連接滯回比較器4，信號(hào)調(diào)理電路3調(diào)理動(dòng)態(tài)核極化弱磁傳感器2輸出的FID信號(hào)，信號(hào)調(diào)理電路3對(duì)動(dòng)態(tài)核極化弱磁傳感器2輸出的FID信號(hào)進(jìn)行放大和濾波調(diào)理，并將調(diào)理后的FID信號(hào)輸入滯回比較器4，滯回比較器4和晶振電路5的輸出端均連接FPGA數(shù)字測(cè)頻模塊6，晶振電路5輸出時(shí)基信號(hào)，滯回比較器4對(duì)調(diào)理后的FID信號(hào)進(jìn)行處理后輸出待測(cè)信號(hào)，F(xiàn)PGA數(shù)字測(cè)頻模塊6連接控制器7，控制器7連接存儲(chǔ)單元8，F(xiàn)PGA數(shù)字測(cè)頻模塊6對(duì)時(shí)基信號(hào)和待測(cè)信號(hào)進(jìn)行處理，控制器7讀取FPGA數(shù)字測(cè)頻模塊6的處理結(jié)果，并計(jì)算FID信號(hào)的頻率，存儲(chǔ)單元8存儲(chǔ)計(jì)算結(jié)果。

請(qǐng)參考圖3，F(xiàn)PGA數(shù)字測(cè)頻模塊6包括控制信號(hào)部分61、計(jì)數(shù)部分62和誤差補(bǔ)償部分63，控制信號(hào)部分61、計(jì)數(shù)部分62和誤差補(bǔ)償部分63相互連接。

控制信號(hào)部分61包括可編程分頻器611和兩個(gè)D觸發(fā)器601，可編程分頻器611能夠根據(jù)實(shí)際測(cè)試情況調(diào)整分頻比。

計(jì)數(shù)部分62包括第一計(jì)數(shù)器(CNT1)621和第二計(jì)數(shù)器(CNT2)622。

誤差補(bǔ)償部分63包括兩時(shí)間間隔測(cè)量單元631，每一時(shí)間間隔測(cè)量單元631均由若干單位延時(shí)單元632、若干D觸發(fā)器601和鎖存器634構(gòu)成，單位延時(shí)單元632連接D觸發(fā)器601，D觸發(fā)器601連接鎖存器634。

請(qǐng)參考圖2，本發(fā)明的實(shí)施例提供了一種基于量化時(shí)延法提高FID信號(hào)測(cè)頻精度的方法：

(1)動(dòng)態(tài)核極化弱磁傳感器2通過(guò)高頻振蕩電路1的激勵(lì)產(chǎn)生FID信號(hào)，高頻振蕩1電路產(chǎn)生射頻磁場(chǎng)，射頻磁場(chǎng)使動(dòng)態(tài)核極化弱磁傳感器2中的電子自旋系統(tǒng)共振，動(dòng)態(tài)核極化弱磁傳感器2內(nèi)有自由基，通過(guò)自由基完成電子系統(tǒng)能量到質(zhì)子系統(tǒng)能量的轉(zhuǎn)移，再將質(zhì)子系統(tǒng)能量通過(guò)直流脈沖激勵(lì)以產(chǎn)生FID信號(hào)，F(xiàn)ID信號(hào)輸入信號(hào)調(diào)理電路3，信號(hào)調(diào)理電路3對(duì)FID信號(hào)進(jìn)行放大和濾波調(diào)理，并將調(diào)理后的信號(hào)輸入滯回比較器4，經(jīng)過(guò)滯回比較器4的整形后得到待測(cè)信號(hào)；

(2)晶振電路5輸出時(shí)基信號(hào)，將時(shí)基信號(hào)和步驟(1)得到的待測(cè)信號(hào)分別輸入FPGA數(shù)字測(cè)頻模塊6，所述FPGA數(shù)字測(cè)頻模塊6通過(guò)等精度測(cè)頻法對(duì)時(shí)基信號(hào)和待測(cè)信號(hào)進(jìn)行處理；

FPGA數(shù)字測(cè)頻模塊6的控制信號(hào)部分61將時(shí)基信號(hào)通過(guò)可編程分頻器611得到參考閘門信號(hào)，參考閘門信號(hào)通過(guò)一D觸發(fā)器601同步待測(cè)信號(hào)得到實(shí)際閘門信號(hào)，實(shí)際閘門信號(hào)通過(guò)另一D觸發(fā)器601同步時(shí)基信號(hào)得到時(shí)基閘門信號(hào)，時(shí)基閘門信號(hào)為控制信號(hào)；

之后，計(jì)數(shù)部分62將時(shí)基信號(hào)和實(shí)際閘門信號(hào)送入第一計(jì)數(shù)器621中，由實(shí)際閘門信號(hào)脈沖上升沿之后的時(shí)基信號(hào)的第一個(gè)脈沖啟動(dòng)第一計(jì)數(shù)器621計(jì)數(shù)，實(shí)際閘門信號(hào)下降沿之后的時(shí)基信號(hào)的脈沖關(guān)閉第一計(jì)數(shù)器621，得到時(shí)基信號(hào)脈沖的個(gè)數(shù)；將方波信號(hào)和實(shí)際閘門信號(hào)送入第二計(jì)數(shù)器622中，由實(shí)際閘門信號(hào)脈沖上升沿之后的待測(cè)信號(hào)的第一個(gè)脈沖啟動(dòng)第二計(jì)數(shù)器622計(jì)數(shù)，實(shí)際閘門信號(hào)下降沿之后待測(cè)信號(hào)的脈沖關(guān)閉第二計(jì)數(shù)器622，得到待測(cè)信號(hào)的脈沖個(gè)數(shù)；

誤差補(bǔ)償部分63的兩個(gè)時(shí)間間隔測(cè)量單元631均以實(shí)際閘門信號(hào)作為啟動(dòng)信號(hào)，控制信號(hào)作為結(jié)束信號(hào)，一個(gè)時(shí)間間隔測(cè)量單元631的D觸發(fā)器601選用上升沿觸發(fā)，另一時(shí)間間隔測(cè)量單元631的D觸發(fā)器601選用下降沿觸發(fā)，通過(guò)量化時(shí)延法計(jì)算實(shí)際閘門時(shí)間，實(shí)際閘門信號(hào)的邊沿與時(shí)基信號(hào)的邊沿不同步的部分采用量化時(shí)延法計(jì)算誤差補(bǔ)償時(shí)間，所述實(shí)際閘門信號(hào)的邊沿與時(shí)基信號(hào)的邊沿同步的部分直接采用第一計(jì)數(shù)器621對(duì)時(shí)基信號(hào)進(jìn)行測(cè)量，第二計(jì)數(shù)器622對(duì)待測(cè)信號(hào)進(jìn)行測(cè)量；

量化時(shí)延法計(jì)算實(shí)際閘門時(shí)間包括以下步驟：

確定啟動(dòng)脈沖信號(hào)在傳播過(guò)程中經(jīng)過(guò)的延遲鏈中的延遲單元和延時(shí)量；

啟動(dòng)脈沖信號(hào)經(jīng)過(guò)每一延遲單元后對(duì)停止脈沖信號(hào)進(jìn)行實(shí)時(shí)采樣，當(dāng)停止脈沖信號(hào)從低電平變?yōu)楦唠娖綍r(shí)，在有效上升沿下D觸發(fā)器601便鎖存了啟動(dòng)脈沖信號(hào)到達(dá)的具體位置，得到一條n+1位序列碼并鎖存；

對(duì)測(cè)得的序列碼進(jìn)行分析，測(cè)量結(jié)果取決于序列碼中發(fā)生低電平跳變?yōu)楦唠娖降淖畹臀凰诘奈恢?，此時(shí)的數(shù)值即為延時(shí)單元的個(gè)數(shù)，可以計(jì)算得到時(shí)間間隔測(cè)量單元的誤差補(bǔ)償時(shí)間；

通過(guò)第一計(jì)數(shù)器測(cè)得的時(shí)基信號(hào)脈沖數(shù)值和量化延時(shí)法測(cè)得的信號(hào)邊沿不同步部分的誤差補(bǔ)償時(shí)間得到實(shí)際閘門時(shí)間。

若參考閘門時(shí)間T與實(shí)際閘門時(shí)間t相等，則：T＝t,t＝n₁gT₀＝n₂gT_c，可得到待測(cè)頻率為：

式中：f₀為待測(cè)信號(hào)，f_c為時(shí)基信號(hào)頻率，n₁，n₂分別為時(shí)基信號(hào)和待測(cè)信號(hào)脈沖的個(gè)數(shù)。

在實(shí)際測(cè)量中，對(duì)待測(cè)信號(hào)f₀計(jì)數(shù)的起止時(shí)間都是由該信號(hào)的上升沿觸發(fā)的，在閘門時(shí)間t內(nèi)對(duì)f₀的計(jì)數(shù)無(wú)誤差；對(duì)時(shí)基信號(hào)f_c的計(jì)數(shù)n₁最多相差一個(gè)數(shù)的誤差，即Δn₁，故測(cè)量的相對(duì)誤差為：

故測(cè)量頻率的精度與待測(cè)信號(hào)無(wú)關(guān)，只與閘門時(shí)間和時(shí)基信號(hào)的頻率有關(guān)，因此準(zhǔn)確測(cè)量出閘門時(shí)間，使用頻率高的時(shí)基信號(hào)，都能提高測(cè)量的精度。

如圖4所示，實(shí)際測(cè)量中，實(shí)際閘門時(shí)間不是固定的值，由于同待測(cè)信號(hào)同步，其值為待測(cè)信號(hào)周期的整數(shù)倍，消除了對(duì)待測(cè)信號(hào)f₀的計(jì)數(shù)誤差，但是，實(shí)際閘門信號(hào)的邊沿與時(shí)基信號(hào)的邊沿在測(cè)量過(guò)程中并不完全同步，存在相應(yīng)的誤差。

同步部分：G1是參考閘門同待測(cè)信號(hào)同步得到的實(shí)際閘門信號(hào)，G2是實(shí)際閘門信號(hào)同步時(shí)基信號(hào)所得到的控制信號(hào)，在連續(xù)測(cè)頻時(shí)，第一計(jì)數(shù)器621、第二計(jì)數(shù)器622連續(xù)計(jì)數(shù)，其所記錄的數(shù)值n₁、n₂分別表示時(shí)基信號(hào)脈沖個(gè)數(shù)和待測(cè)信號(hào)脈沖個(gè)數(shù)。

不同步部分：將實(shí)際閘門信號(hào)脈沖的上升沿作為一時(shí)間間隔測(cè)量單元的啟動(dòng)信號(hào)，即S1，時(shí)基閘門信號(hào)脈沖的上升沿作為停止信號(hào)，即E1；將實(shí)際閘門信號(hào)脈沖的下降沿作為另一時(shí)間間隔測(cè)量單元的啟動(dòng)信號(hào)，即S2，時(shí)基閘門信號(hào)脈沖的下降沿沿作為停止信號(hào)，即E2，兩個(gè)時(shí)間間隔測(cè)量單元631所測(cè)得的延時(shí)單元個(gè)數(shù)分別為n₃、n₄，采用的是量化時(shí)延法來(lái)對(duì)實(shí)際閘門時(shí)間進(jìn)行測(cè)量的誤差補(bǔ)償時(shí)間。

設(shè)啟動(dòng)脈沖信號(hào)依次經(jīng)過(guò)n+1級(jí)延遲單元，延遲單元的延時(shí)量為τ，時(shí)基信號(hào)周期為T_c，在經(jīng)過(guò)第n級(jí)延遲單元后與停止信號(hào)的上升邊沿重合，則待測(cè)時(shí)間間隔T_x為：

T_x＝nτ；

因此，在測(cè)量中，實(shí)際閘門時(shí)間為：

t＝n₁×T_c+ΔT₁-ΔT₂；

ΔT₁＝n₃gτ，ΔT₂＝n₄gτ；

則：t＝n₁×T_c+(n₃-n₄)τ；

(4)通過(guò)控制器7讀取FPGA數(shù)字測(cè)頻模塊6的處理結(jié)果，并對(duì)步驟(2)處理后的數(shù)據(jù)進(jìn)行頻率計(jì)算和誤差補(bǔ)償，得到FID信號(hào)的頻率；

FID信號(hào)的頻率計(jì)算公式為：

式中：f₀為FID信號(hào)的頻率，n₂為待測(cè)信號(hào)的脈沖個(gè)數(shù)。

本發(fā)明利用等精度測(cè)頻的原理，采取“粗測(cè)+細(xì)測(cè)”精密測(cè)量的方法，大幅度提高了測(cè)頻精度；量化時(shí)延法是基于時(shí)間內(nèi)插延遲線技術(shù)，克服了模擬內(nèi)插器硬件復(fù)雜、難于實(shí)現(xiàn)的缺陷，測(cè)量系統(tǒng)由數(shù)字電路構(gòu)成，可集成于FPGA中，易于實(shí)現(xiàn)且可靠性高；此測(cè)頻方法的分辨率取決于單位延時(shí)單元的延時(shí)量，能夠根據(jù)實(shí)際情況對(duì)相應(yīng)的軟件搭接及芯片選擇作出調(diào)整，降低了改造成本。

在不沖突的情況下，本文中上述實(shí)施例及實(shí)施例中的特征可以相互結(jié)合。

以上所述僅為本發(fā)明的較佳實(shí)施例，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。