本發(fā)明涉及電容式傳感器技術(shù)領(lǐng)域，具體涉及一種傳感器電容值檢測(cè)方法。

背景技術(shù)：

在物聯(lián)網(wǎng)(iot)、移動(dòng)通信和智能汽車的應(yīng)用中，傳感器已成為一種不可或缺的器件。低功耗和快速響應(yīng)都是這些產(chǎn)品應(yīng)用需求的共通點(diǎn)。傳感器有多種不同的型態(tài)，其中利用電容值來(lái)檢測(cè)相應(yīng)的物理量值，如位置、壓力、加速度等，由于功耗較低，其應(yīng)用日益廣泛。

傳感器的讀取是基于它的物理特性把電容充電后，通過(guò)它所儲(chǔ)存的電荷值反映需要測(cè)量的參數(shù)。一般的電容傳感器的檢測(cè)是把電容器的電荷轉(zhuǎn)移、利用采樣等的方法把電容值轉(zhuǎn)換為電壓，如圖1。這種方法的缺點(diǎn)是必需采用復(fù)雜的模擬電路，如放大器和adc(模數(shù)轉(zhuǎn)換器)，這一方面增加了芯片的功耗，也增加了設(shè)計(jì)時(shí)的難度。以致當(dāng)把電容式傳感器應(yīng)用在可穿戴或其他需要電池驅(qū)動(dòng)的系統(tǒng)時(shí)，整體系統(tǒng)的功率限制便面臨嚴(yán)峻的考驗(yàn)。

技術(shù)實(shí)現(xiàn)要素：

本案提出了一種傳感器電容值檢測(cè)方法，有效解決現(xiàn)有傳感器中電容值檢測(cè)方式導(dǎo)致電路復(fù)雜、功耗高，不適用于可穿戴或其他需要電池驅(qū)動(dòng)設(shè)備的問(wèn)題。

本發(fā)明解決上述技術(shù)問(wèn)題的技術(shù)方案是：

所述的方法是通過(guò)比較對(duì)兩組反相器延遲鏈的放電時(shí)間，以迭代法的方式將儲(chǔ)存在電容上的電荷值數(shù)字化，配以差分模式，從而得到檢測(cè)電容的變化值。

所述的方法是比較兩組反相器延遲鏈的放電時(shí)間；其中包括一組由檢測(cè)傳感器電容供電的上部反相器延遲鏈，和另一組用了預(yù)設(shè)電壓vdet電平供電的下部反相器延遲鏈；

在準(zhǔn)備檢測(cè)階段時(shí)，先將檢測(cè)的電容充電至初始電壓電平vref，電荷為：

q(t＝0)＝csense(t＝0)×vref

然后把該電荷用于替代上部反相器延遲鏈供電傳感器電容電壓vsense，比較該延遲鏈的邏輯輸出電壓v1p和下部反相器延遲鏈的邏輯輸出電壓v2p；

電源電壓越高，它所產(chǎn)生的延遲越?。?/p>

當(dāng)傳感器電容電壓vsense高于預(yù)設(shè)電壓vdet時(shí)，上部反相器鏈的延遲會(huì)比下部反相器鏈的延遲較少；

當(dāng)傳感器電容電壓vsense放電到預(yù)設(shè)電壓vdet時(shí)，兩者的延遲會(huì)變得相同；即，如果信號(hào)v1p早于信號(hào)v2p，則為傳感器電容電壓vsense大于預(yù)設(shè)電壓vdet，需要為傳感器電容csense放更多的電；計(jì)數(shù)器的值會(huì)遞增1次，觸發(fā)切換信號(hào)h→l或l→h；

執(zhí)行另一次放電，直至傳感器電容電壓vsense已放電至預(yù)設(shè)電壓vdet為止；

只有在傳感器電容csense上的電壓vsp低于預(yù)設(shè)電壓vdet時(shí)才會(huì)停下來(lái)；這時(shí)計(jì)數(shù)器的值便是對(duì)應(yīng)傳感器電容csense的值，等同被測(cè)量的物理參數(shù)。

所述的檢測(cè)采用差分檢測(cè)方法，即兩組反相器延遲鏈的放電時(shí)間進(jìn)行比較后再進(jìn)行差分計(jì)算；其中一邊的兩組反相器延遲鏈的比較極性與另一邊的兩組反相器延遲鏈的比較極性相反；兩邊計(jì)數(shù)器值相加后獲得差分?jǐn)?shù)值。

所述的信號(hào)v1p、v2p作為電壓比較器的輸入；該電壓比較器的輸出作為計(jì)數(shù)器的輸入。

所述的信號(hào)v1n、v2n作為電壓比較器的輸入；該電壓比較器的輸出作為計(jì)數(shù)器的輸入。

所述的方法是：

假設(shè)在傳感器電容csense上的電壓在ith迭代(iteration)時(shí)是vs(i)，dc是每次放電量的等效電容；則一次放電后，傳感器電容電壓vs(i+1)：

vs(i+1)×(csense+dc)＝vs(i)×csense

nth迭代(iteration)時(shí)，vs(n)＝vdet，已知vs(0)＝vref，得出：

由于csense＞＞dc，

由于vdet，vref是固定的設(shè)計(jì)值，dc基于反相器延遲鏈的放電特性也不會(huì)隨著時(shí)間改變，求得的n值，即技術(shù)器值；與傳感器電容csense有著線性的關(guān)系。

有益效果：

本發(fā)明整個(gè)檢測(cè)系統(tǒng)采用全數(shù)字電路設(shè)計(jì)，不需使用特殊的cmos工藝，除了設(shè)計(jì)簡(jiǎn)單以外，在測(cè)量時(shí)間和功率上，都較現(xiàn)時(shí)大部份的解決方案(如∑-δadc、cdc等開(kāi)關(guān)電容電路)更能滿足低功耗、快響應(yīng)檢測(cè)的應(yīng)用。在0.18um的工藝上，電路的物理版圖面積只需0.002～0.003mm^2范圍，相對(duì)一般的開(kāi)關(guān)電容電路(0.05～0.2mm^2)，在芯片成本上有明顯的優(yōu)勢(shì)。

本發(fā)明基于全數(shù)字電路的電容檢測(cè)方法，不但大大減少了電路設(shè)計(jì)的難度，減低生產(chǎn)成本，而且也能更省電，提升響應(yīng)時(shí)間，以致能夠更容易應(yīng)用在各種低功耗、快速采樣檢測(cè)的方案。

附圖說(shuō)明

圖1是現(xiàn)有傳感器電容值的檢測(cè)電路圖；

圖2是本發(fā)明傳感器電容值檢測(cè)的方法；

圖3是采用本發(fā)明方法的檢測(cè)電容放電過(guò)程圖；

圖4是本發(fā)明檢測(cè)電容值與計(jì)數(shù)器值的線性關(guān)系圖。

具體實(shí)施方式

下面結(jié)合附圖對(duì)本發(fā)明進(jìn)一步說(shuō)明。

見(jiàn)圖2、4所示，本發(fā)明的基本思路是是通過(guò)比較對(duì)兩組反相器延遲鏈的放電時(shí)間，以迭代法的方式將儲(chǔ)存在電容上的電荷值數(shù)字化，從而得到檢測(cè)電容的值。

具體而言，本發(fā)明的電容檢測(cè)方法主要是通過(guò)比較對(duì)兩組反相器延遲鏈(inverterdelaychain)的放電時(shí)間，如圖2。圖中是對(duì)應(yīng)差分檢測(cè)時(shí)的簡(jiǎn)化圖，可以先分析其中一面(圖2.左或右)，其中包括一組由檢測(cè)電容供電的上部反相器延遲鏈，和另一組用了預(yù)設(shè)電壓(vdet)電平供電的下部反相器延遲鏈。

在準(zhǔn)備檢測(cè)階段時(shí)，先把檢測(cè)的電容充電至初始電壓電平vref，電荷為：

q(t＝0)＝csense(t＝0)×vref

然后把該電荷用于替上部反相器延遲鏈供電vsense，比較該延遲鏈的邏輯輸出電壓v1p和下部反相器延遲鏈的邏輯輸出電壓v2p。

電源電壓越高，它所產(chǎn)生的延遲越小。因此，在開(kāi)始時(shí)(當(dāng)vsense高于vdet)上部反相器鏈的延遲會(huì)比下部反相器鏈的延遲較少。當(dāng)vsense放電到vdet時(shí)，兩者的延遲會(huì)變得相同。換句話說(shuō)，如果信號(hào)v1p早于信號(hào)v2p，則意味著vsense大于vdet，需要為csense放更多的電。計(jì)數(shù)器的值會(huì)遞增1次，觸發(fā)切換信號(hào)(h→l或l→h)，執(zhí)行另一次放電，直至vsense已放電至vdet為止。

這種方式是等同通過(guò)迭代法(iteration)的手段為傳感器電容csense放電，只有在csense上的電壓vsp低于預(yù)設(shè)的vdet時(shí)才會(huì)停下來(lái)。這時(shí)計(jì)數(shù)器的值(numberofcounts)便是對(duì)應(yīng)csense的值，等同被測(cè)量的物理參數(shù)。其原理可以參考圖3。

假設(shè)在csense上的電壓在i^thiteration時(shí)是vs(i)，dc是每次放電量的等效電容。放電一次后，csense上的電壓為vs(i+1)；

vs(i+1)×(csense+dc)＝vs(i)×csense

n^thiteration時(shí)，vs(n)＝vdet，已知vs(0)＝vref，得出：

由于csense＞＞dc，

由于vdet，vref是固定的設(shè)計(jì)值，dc基于反相器延遲鏈的放電特性也不會(huì)隨著時(shí)間改變，求得的n值(counter值)跟csense有著線性的關(guān)系如圖4的仿真結(jié)果。

為了進(jìn)一步提高電容檢測(cè)的精準(zhǔn)度，本設(shè)計(jì)采用了差分電路結(jié)構(gòu)(圖2)，電路左側(cè)，信號(hào)v1p、v2p作為電壓比較器的輸入；電路右側(cè)，信號(hào)v1n、v2n作為電壓比較器的輸入。由于檢測(cè)電路另一邊的比較極性是相反的，只需把兩組計(jì)數(shù)器的值加起來(lái)，便可得出差分的數(shù)值。當(dāng)然，在實(shí)際應(yīng)用上，需注意平衡功耗、面積與精準(zhǔn)度的考量。

本發(fā)明通過(guò)數(shù)字電路比較對(duì)兩組反相器延遲鏈放電的時(shí)間，把儲(chǔ)存在電容上的電荷值數(shù)字化得出感測(cè)電容值，適合使用在低功耗、高采樣率相關(guān)的應(yīng)用，也便利與芯片的系統(tǒng)集成。本發(fā)明的全數(shù)字電容檢測(cè)轉(zhuǎn)方法，大大減少了對(duì)電路設(shè)計(jì)的難度，由于只使用通用cmos的工藝，加上版圖面積小，更能節(jié)省成本，適合系統(tǒng)集成。而且新的設(shè)計(jì)也能更省電，對(duì)比現(xiàn)時(shí)一般開(kāi)關(guān)電容電路如cdc或∑-δadc等，更能滿足更多低功耗檢測(cè)的應(yīng)用。