雙通道pci數(shù)據(jù)采集卡及方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及數(shù)據(jù)采集，具體涉及雙通道PCI數(shù)據(jù)采集卡及方法。
【背景技術(shù)】
[0002]在測試領(lǐng)域，RF接收機中頻輸出端的信號頻率、功率、諧波和雜散等指標(biāo)通常采用頻譜儀分析儀進行測試，但頻譜分析儀體積大、價格昂貴，測試速度慢，在大批量測試系統(tǒng)中使用頻譜儀方案的測試成本非常高。而采用PCI高速數(shù)據(jù)采集卡測試RF信號的頻譜特性，測試速度快、PCI采集卡成本低，是低成本高效率的測試解決方案。
[0003]通常，高速數(shù)據(jù)采集卡由AD轉(zhuǎn)換器、FPGA, SDRAM和PCI控制器組成，針對應(yīng)用場合的不同，采用的AD轉(zhuǎn)換器、FPGA和SDRAM有所不同。在RF測試領(lǐng)域，RF接收機的中頻輸出端輸出形式可能是模擬輸出，也可能數(shù)字輸出形式；可能是單端接口，也可能是差分端口 ；由于接收機具有高靈敏度和大動態(tài)范圍，為了發(fā)現(xiàn)較低的雜散和諧波信號，對于1MHz以內(nèi)的中頻信號，要求ADC的數(shù)據(jù)寬度達(dá)到16位精度，以實現(xiàn)90dBc的無雜散動態(tài)范圍和75dBFS的信噪比指標(biāo)，要求采樣頻率最低為20MSPS。目前國內(nèi)市場上PCI高速數(shù)據(jù)采集卡并不針RF測試領(lǐng)域，針對高速數(shù)?；旌想娐?，布線水平的優(yōu)劣決定了基底噪聲的大小，ADC的數(shù)據(jù)位數(shù)不夠?qū)е聹y試的動態(tài)范圍不夠。因此，目前市面上的PCI數(shù)據(jù)采集卡不能完全符合RF接收機的測試要求。

【發(fā)明內(nèi)容】

[0004]本發(fā)明所要解決的技術(shù)問題是提供雙通道PCI數(shù)據(jù)采集卡及方法。
[0005]本發(fā)明的第一個技術(shù)方案是，雙通道PCI數(shù)據(jù)采集卡，包括雙通道的A/D轉(zhuǎn)換器、FPGA, SDRAM 及 PCI 接口 芯片；
[0006]其特征在于:
[0007]FPGA接收到PC機輸出的AD采集開始信號，啟動雙通道的AD轉(zhuǎn)換器采集數(shù)據(jù)；雙通道的A/D轉(zhuǎn)換器同時采集雙通道模擬信號，將模擬信號數(shù)據(jù)轉(zhuǎn)換成數(shù)字信號數(shù)據(jù)；
[0008]FPGA包括系統(tǒng)控制模塊、A/D控制模塊、SDRAM控制模塊、PCI控制模塊、第一雙時鐘緩沖器、第二雙時鐘緩沖器和第三雙時鐘緩沖器；
[0009]系統(tǒng)控制模由狀態(tài)機構(gòu)成，系統(tǒng)控制模塊受PC機控制，產(chǎn)生A/D控制模塊、第一雙時鐘緩沖器、第二雙時鐘緩沖器、第三雙時鐘緩沖器和SDRAM控制模塊及PCI控制模塊的控制信號；
[0010]A/D控制模塊受系統(tǒng)控制模的控制，將雙通道的A/D轉(zhuǎn)換器采集處理后的信號數(shù)據(jù)寫入第一雙時鐘緩沖器和第二雙時鐘緩沖器中；
[0011]SDRAM控制模塊受系統(tǒng)控制模的控制，當(dāng)?shù)谝浑p時鐘緩沖器和第二雙時鐘緩沖器中存儲的數(shù)據(jù)達(dá)到設(shè)定值時，將第一雙時鐘緩沖器和第二雙時鐘緩沖器存儲的數(shù)據(jù)寫入SDRAM ;當(dāng)SDRAM中存儲的數(shù)據(jù)達(dá)到設(shè)定值時，使能SDRAM控制模塊將SDRAM的數(shù)據(jù)寫入第三雙時鐘緩沖器中，并停止雙通道的AD轉(zhuǎn)換器采集數(shù)據(jù)，
[0012]PCI控制模塊受系統(tǒng)控制模的控制，當(dāng)?shù)谌p時鐘緩沖器的數(shù)據(jù)達(dá)到設(shè)定值時，使能PCI控制模塊將第三雙時鐘緩沖器中的數(shù)據(jù)通過PCI接口芯片讀入到PC機中。
[0013]本發(fā)明利用雙通道的A/D轉(zhuǎn)換器，采樣速度和精度高，同時采用PCI接口和標(biāo)準(zhǔn)動態(tài)鏈接庫，兼容性好，應(yīng)用方便，可以使用VB、VC、Delph1、Labview, Matlab等多種編程環(huán)境；本發(fā)明利用FPGA內(nèi)部高速RAM組成二個前置雙時鐘緩沖器，實現(xiàn)高速前置雙通道異步緩沖器功能，實現(xiàn)雙通道數(shù)據(jù)采集，時鐘信號各自獨立，二路數(shù)據(jù)在SDRAM中合并。此方法簡化了電路結(jié)構(gòu)，并帶來使用的靈活性，電路形式可看做相互獨立的二路數(shù)據(jù)采集系統(tǒng)，也可以在不改變兩通道采樣頻率的情況下延遲另一通道的時鐘半個周期，通道合并使用以提高一倍的采樣頻率。
[0014]本發(fā)明控制方式為不間斷連續(xù)采集A/D數(shù)據(jù)，通過前置高速異步緩沖器實現(xiàn)A/D控制模塊與SDRAM控制模塊的不同速率和操作時序的模塊間的匹配，通過后置的高速異步緩沖器實現(xiàn)SDRAM控制模塊與PCI模塊的數(shù)據(jù)同步，保證高速數(shù)據(jù)采集過程的數(shù)據(jù)連續(xù)性。
[0015]目前在RFIC批量測試系統(tǒng)中，采用的仍是傳統(tǒng)的頻譜分析儀的方式。PC機通過GPIB對頻譜儀進行控制從而判斷RFIC是否合格。通常這個測試方式的成本比較高，一臺頻率分析儀的價格達(dá)到幾十萬甚至上百萬的價格。本發(fā)明利用PCI數(shù)據(jù)采集卡配合PC機可實現(xiàn)對RFIC的頻率、功率、諧波、雜散、增益的測試，其成本只有2500元。大大降低了 RFIC批量生產(chǎn)的測試成本。
[0016]本發(fā)明的第二個技術(shù)方案是，雙通道PCI數(shù)據(jù)采集方法，其特征在于:包括如下步驟:
[0017]第一.建立雙通道PCI數(shù)據(jù)采集卡，該采集卡包括雙通道的A/D轉(zhuǎn)換器、FPGA,SDRAM及PCI接口芯片；
[0018]第二.對FPGA進行編程，將FPGA內(nèi)部劃分系統(tǒng)控制模塊、A/D控制模塊、SDRAM控制模塊和PCI控制模塊，系統(tǒng)控制模由狀態(tài)機構(gòu)成，產(chǎn)生A/D控制模塊、SDRAM控制模塊及PCI控制模塊的控制信號；
[0019]第三、將FPGA內(nèi)部緩沖器分為第一雙時鐘緩沖器、第二雙時鐘緩沖器和第三雙時鐘緩沖器；
[0020]第四、對雙通道PCI數(shù)據(jù)采集卡上電復(fù)位，對SDRAM及雙通道的A/D轉(zhuǎn)換器進行初始化；FPGA等待PC機發(fā)送的采集開始命令，當(dāng)FPGA接收到PC機輸出的AD采集開始信號后，啟動雙通道的AD轉(zhuǎn)換器采集數(shù)據(jù)；雙通道的A/D轉(zhuǎn)換器同時采集雙通道模擬信號，將模擬信號轉(zhuǎn)換成數(shù)字信號；
[0021]第五、系統(tǒng)控制模使能第一雙時鐘緩沖器和第二雙時鐘緩沖器寫信號，同時使能A/D控制模塊將雙通道的A/D轉(zhuǎn)換器采集處理后的信號數(shù)據(jù)寫入第一雙時鐘緩沖器和第二雙時鐘緩沖器中；
[0022]第六、判斷第一雙時鐘緩沖器和第二雙時鐘緩沖器中存儲的數(shù)據(jù)達(dá)到設(shè)定值嗎，當(dāng)?shù)谝浑p時鐘緩沖器和第二雙時鐘緩沖器中存儲的數(shù)據(jù)達(dá)到設(shè)定值時，系統(tǒng)控制模使能第一雙時鐘緩沖器和第二雙時鐘緩沖器讀信號；同時使能SDRAM控制模塊，將第一雙時鐘緩沖器和第二雙時鐘緩沖器存儲的數(shù)據(jù)寫入SDRAM ；
[0023]第七、判斷SDRAM中存儲的數(shù)據(jù)是否達(dá)到設(shè)定值，當(dāng)SDRAM中存儲的數(shù)據(jù)未達(dá)到設(shè)定值時，返回第六；當(dāng)SDRAM中存儲的數(shù)據(jù)達(dá)到設(shè)定值時，系統(tǒng)控制模停止雙通道的AD轉(zhuǎn)換器采集數(shù)據(jù)，使能第三雙時鐘緩沖器寫信號，并使能SDRAM控制模塊將SDRAM的數(shù)據(jù)寫入第三雙時鐘緩沖器中；
[0024]第八、判斷第三雙時鐘緩沖器的數(shù)據(jù)是否達(dá)到設(shè)定值，當(dāng)?shù)谌p時鐘緩沖器的數(shù)據(jù)達(dá)到設(shè)定值時，停止向第三雙時鐘緩沖器寫數(shù)據(jù)；并向PC機發(fā)送中斷信號；
[0025]第九、使能第三雙時鐘緩沖器讀信號；使能PCI控制模塊將第三雙時鐘緩沖器中的數(shù)據(jù)通過PCI接口芯片讀入到PC機中。
[0026]本發(fā)明所述的雙通道PCI數(shù)據(jù)采集卡及方法的有益效果是:本發(fā)明采樣速度和精度高，兼容性好，應(yīng)用方便，電路結(jié)構(gòu)簡單，實現(xiàn)了雙通道數(shù)據(jù)采集，時鐘信號各自獨立；實現(xiàn)了不間斷連續(xù)采集A/D數(shù)據(jù)，保證了高速數(shù)據(jù)采集過程的數(shù)據(jù)連續(xù)性；本發(fā)明可以利用PC機的程序，實現(xiàn)信號的頻率、功率、諧波、雜散、增益等指標(biāo)的測試，在大批量測試系統(tǒng)中替代頻譜分析儀方式，提高了測試效率，降低了批量測試成本。
【附圖說明】
[0027]圖1是本發(fā)明所述的雙通道PCI數(shù)據(jù)采集卡原理框圖。
[0028]圖2是本發(fā)明所述的系統(tǒng)控制模塊21的控制流程圖
[0029]圖3是本發(fā)明所述的FPGA2的控制流程圖
【具體實施方式】
[0030]參見圖1、2，雙通道PCI數(shù)據(jù)采集卡，雙通道PCI數(shù)據(jù)采集卡，包括雙通道的A/D轉(zhuǎn)換器 1、FPGA2、SDRAM3 及 PCI 接口 芯片 4 ；
[0031]FPGA2接收到PC機5輸出的AD采集開始信號，啟動雙通道的AD轉(zhuǎn)換器I采集數(shù)據(jù)；雙通道的A/D轉(zhuǎn)換器I同時采集雙通道模擬信號，將模擬信號數(shù)據(jù)轉(zhuǎn)換成數(shù)字信號數(shù)據(jù)；
[0032]FPGA2包括系統(tǒng)控制模塊21、A/D控制模塊22、SDRAM控制模塊23、PCI控制模塊24、第一雙時鐘緩沖器25、第二雙時鐘緩沖器26和第三雙時鐘緩沖器27 ；
[0033]系統(tǒng)控制模21由狀態(tài)機構(gòu)成，系統(tǒng)控制模塊21受PC機5控制，產(chǎn)生A/D控制模塊22、第一雙時鐘緩沖器25、第二雙時鐘緩沖器26、第三雙時鐘緩沖器27和SDRAM控制模塊23及PCI控制模塊24的控制信號；
[0034]A/D控制模塊22受系統(tǒng)控制模21的控制，將雙通道的A/D轉(zhuǎn)換器I采集處理后的信號數(shù)據(jù)寫入第一雙時鐘緩沖器25和第二雙時鐘緩沖器26中；
[0035]SDRAM控制模塊23受系統(tǒng)控制模21的控制，當(dāng)?shù)谝浑p時鐘緩沖器25和第二雙時鐘緩沖器26中存儲的數(shù)據(jù)達(dá)到設(shè)定值時，將第一雙時鐘緩沖器25和第二雙時鐘緩沖器26存儲的數(shù)據(jù)寫入SDRAM3 ；當(dāng)SDRAM3中存儲的數(shù)據(jù)達(dá)到設(shè)定值時，使能SDRAM控制模塊23將SDRAM3的數(shù)據(jù)寫入第三雙時鐘緩沖器27中，并停止雙通道的AD轉(zhuǎn)換器I采集數(shù)據(jù)，
[0036]PCI控制模塊24受系統(tǒng)控制模21的控制，當(dāng)?shù)谌p時鐘緩沖器27的數(shù)據(jù)達(dá)到設(shè)定值時，使能PCI控制模塊24將第三雙時鐘緩沖器27中的數(shù)據(jù)通過PCI接口芯片4讀入到PC機5中。
[0037]為了便于同時采集雙通道模擬輸入信號，可使用Verilog HDL硬件描述語言對FPGA進行編程，將其內(nèi)部劃分系統(tǒng)控制模塊、A/D控制模塊、SDRAM控制模塊、PCI控制模塊。利用Altera公司的Quartus ii軟件的FIFO IP核產(chǎn)生兩個位寬為16位，深度為512的DCFIFO及一個位寬為32位，深度為4K的DCFIF0。即在電路上利用FPGA內(nèi)部高速RAM組成2個16位512字節(jié)的高速前置雙通道異步緩沖器功能，實現(xiàn)雙通道數(shù)據(jù)采集，時鐘信號各自獨立，2路數(shù)據(jù)在SDRAM中合并為32位。此方法簡化了電路結(jié)構(gòu)，并帶來使用的靈活性，電路形式可看做相互獨立的16位數(shù)據(jù)采集系統(tǒng)，也可以在不改變兩通道采樣頻率的情況下延遲另一通道的時鐘半個周期，通道合并使用以提高一倍的采樣頻率。具體FPGA2的內(nèi)部控制流程如圖3，簡述如下:
[0038]當(dāng)FPGA接收到AD采集開始信號后，啟動雙通道的AD轉(zhuǎn)換器I采集數(shù)據(jù)，同時使能第一雙時鐘緩沖器25和第二雙時鐘緩沖器26寫信號，將采集到的數(shù)據(jù)寫入第一雙時鐘緩沖器25和第二雙時鐘緩沖器26中；當(dāng)?shù)谝浑p時鐘緩沖器25和第