工作頻率獲取裝置、芯片分類裝置及方法
【技術領域】
[0001]本發(fā)明涉及半導體制造領域，尤其涉及一種工作頻率獲取裝置、一種芯片分類裝置及方法。
【背景技術】
[0002]由于在半導體器件的制作過程中，影響最終成品性能的因素復雜且隨機，所以，SP便是按照相同的設計制造出來的同一批芯片，實際的性能表現(xiàn)也會有所不同，通常在一定范圍內上下浮動。比如:某芯片是按照工作頻率為1.3GHZ設計的，在加工獲得的成品中，大部分經測試能滿足工作頻率1.3GHz的設計標準。但不可避免地仍有小部分的成品達不到設計的要求，也可能有小部分的成品，經測試性能表現(xiàn)優(yōu)良，超出設計標準。
[0003]目前，半導體制造商的普遍做法是測試成品的性能，并根據測試結果將成品做進一步細分，即=Bining功能。達不到設計標準的成品可以按照低一級規(guī)格的產品進入流通環(huán)節(jié)，而超出設計標準的成品可以按照高一級規(guī)格的產品進入流通環(huán)節(jié)。
[0004]現(xiàn)有技術有2種方法實現(xiàn)Bining功能。
[0005]第一種方法通過檢測芯片的電流，基于電流與芯片性能的一致性，確定芯片的實際性能。但隨著工藝尺寸的日趨縮小，尤其是在65nm以下工藝，電流與芯片性能的一致性關系就不再明顯，無法按照這種方法實現(xiàn)芯片的Bining功能。
[0006]第二種方法需要事先在芯片內配置測試模塊，并輔以測試程序，獲得與芯片性能相關的物理量。再以該物理量為基礎，確定芯片的實際性能。但對于那些沒能事先配置測試模塊和測試程序的芯片，比如:型號陳舊的芯片，就無法按照這種方法實現(xiàn)芯片的Bining功能。

【發(fā)明內容】

[0007]本發(fā)明所要解決的技術問題是如何使更小工藝尺寸的芯片或者沒有內置測試模塊和測試程序的芯片實現(xiàn)Bining。
[0008]為了解決上述問題，本發(fā)明提供了一種工作頻率獲取裝置，包括:
[0009]延遲線模塊，用于獲得鎖定當前時鐘所需的延遲級數，所述當前時鐘為待測芯片的工作時鐘或者與所述待測芯片的工作時鐘呈正比的時鐘；
[0010]對應模塊，用于提供延遲級數與芯片工作頻率的對應關系；
[0011]頻率獲取模塊，用于基于所述延遲線模塊輸出的延遲級數和所述對應關系，獲取與所述延遲級數相對應的芯片工作頻率。
[0012]可選地，所述延遲線模塊包括:
[0013]串聯(lián)的多個延遲單元，最后一個延遲單元的輸出反饋至第一個延遲單元的輸入端；各個延遲單元的延遲量相同，所述延遲線模塊的最大延遲量大于或等于設計規(guī)范所規(guī)定的所述待測芯片的時鐘信號周期。
[0014]可選地，所述延遲單元包括:反相器。
[0015]可選地，所述延遲線模塊位于與所述待測芯片相連的DDR接口芯片中，或者位于與所述待測芯片相連的高速數字接口芯片中；所述當前時鐘為所述DDR接口芯片或者所述高速數字接口芯片的工作時鐘。
[0016]可選地，所述待測整芯片為CPU處理器。
[0017]可選地，還包括:存儲模塊，用于保存所述芯片工作頻率。
[0018]本發(fā)明還提供了一種芯片分類裝置，包括:上述的工作頻率獲取裝置；
[0019]還包括:分類模塊，用于基于所述芯片工作頻率，對所述待測芯片進行分類。
[0020]本發(fā)明還提供了一種芯片分類方法，包括:
[0021]獲得鎖定當前時鐘所需的延遲級數，所述當前時鐘為待測芯片的工作時鐘或者與所述待測芯片的工作時鐘呈正比的時鐘；
[0022]基于延遲級數與芯片工作頻率的對應關系以及所述延遲級數，獲得與所述延遲級數相對應的芯片工作頻率；
[0023]基于所述芯片工作頻率，對所述芯片進行分類。
[0024]可選地，在基于延遲級數與芯片工作頻率的對應關系以及所述延遲級數，獲得與所述延遲級數相對應的芯片工作頻率之前,還包括:
[0025]測試不同芯片工作頻率下的延遲級數，以獲得所述延遲級數與芯片工作頻率的對應關系。
[0026]可選地，所述獲得鎖定當前時鐘所需的延遲級數包括:將所述當前時鐘信號輸入延遲線模塊，輸出所述延遲級數；所述延遲線模塊包括串聯(lián)的多個延遲單元，最后一個延遲單元的輸出反饋至第一個延遲單元的輸入端；各個延遲單元的延遲量相同，所述延遲線模塊產生的最大延遲量大于或等于設計規(guī)范所規(guī)定的所述待測芯片的時鐘信號周期。
[0027]與現(xiàn)有技術相比，本發(fā)明的技術方案具有以下優(yōu)點:
[0028]本發(fā)明利用廣泛使用于DDR PHY接口或高速數字接口中的延遲線電路(DelayLine)，獲得實時的時鐘信息，基于所述時鐘信息獲得芯片的工作頻率，進而對芯片進行分類，無需額外增加硬件，就能使更小工藝尺寸的芯片或者沒有內置測試模塊和測試程序的芯片實現(xiàn)Bining功能。
【附圖說明】
[0029]圖1是本發(fā)明的工作頻率獲取裝置的實施例結構示意圖；
[0030]圖2是圖1所示實施例延遲線模塊的結構示意圖；
[0031]圖3是本發(fā)明的芯片分類裝置的實施例結構示意圖；
[0032]圖4是本發(fā)明的芯片分類方法的實施例流程示意圖。
【具體實施方式】
[0033]在下面的描述中闡述了很多具體細節(jié)以便于充分理解本發(fā)明。但是本發(fā)明能夠以很多不同于在此描述的其它方式來實施，本領域技術人員可以在不違背本發(fā)明內涵的情況下做類似推廣，因此本發(fā)明不受下面公開的具體實施的限制。
[0034]其次，本發(fā)明利用示意圖進行詳細描述，在詳述本發(fā)明實施例時，為便于說明，所述示意圖只是實例，其在此不應限制本發(fā)明保護的范圍。
[0035]為了解決【背景技術】中的技術問題，本發(fā)明提供了一種動態(tài)電壓頻率調整裝置。圖1是本發(fā)明的工作頻率獲取裝置的實施例結構示意圖。如圖1所示，所述工作頻率獲取裝置包括:延遲線模塊10、對應模塊20、頻率獲取模塊30。
[0036]本實施例中，所述延遲線模塊10位于DDR的接口芯片DDR PHY中，所述對應模塊20、頻率獲取模塊30位于待測的CPU芯片中。在其他實施例中，所述延遲線模塊10還可以位于高速數字接口芯片中，所述對應模塊20、頻率獲取模塊30還可以位于外接機臺中，本發(fā)明對此不作具體限定。
[0037]所述延遲線模塊10用于鎖定時鐘CLK，獲得鎖定所述時鐘CLK所需的延遲級數。所述延遲線模塊10的輸入端連接時鐘CLK。本實施例中，所述時鐘CLK為所述DDR的工作時鐘，所述時鐘CLK與待測CPU芯片的工作時鐘呈正比。在其他實施例中，所述時鐘CLK還可以是待測CPU芯片的工作時鐘。所述延遲系模塊10的輸出端與所述頻率獲取模塊30的輸入端相連，輸出鎖定所述延遲級數。
[0038]圖2是圖1所示實施例的延遲線模塊10的結構示意圖。如圖2所示,所述延遲線模塊10包括:串聯(lián)的多個延遲單元11，最后一個延遲單元11的輸出反饋至第一個延遲單元11的輸入端。每個延遲單元11的延遲量相同，所述延遲線模塊10產生的最大延遲量大于或等于設計規(guī)范所規(guī)定的所述待調整CPU芯片的時鐘信號周期。
[0039]本實施例中，所述延遲單元11為反相器。在其他實施例中，所述延遲單元還可以是其他具有延遲功能的電路結構，比如:由電阻R和電容C構成的RC延遲電路，本發(fā)明對此不作具體限定。
[0040]因為時鐘CLK的頻率是固定的，當利用所述延遲線模塊10 (Delay Line)鎖定時鐘CLK時，不同性能的CPU芯片可以得到不同的延遲級數，比如:頻率較快的芯片需要用80級的延遲單元才能鎖定時鐘，而頻率較慢的芯片只需要用60級的延遲單元就可以鎖定同樣的時鐘。所以通過從不同數量級數的延遲單元反饋信號，可以獲得能表征待調整CPU系統(tǒng)性能的時鐘信息。
[0041]所述對應模塊20用于向所述頻率獲取模塊30提供延遲級數與芯片工作頻率的對應關系。具體地，所述對應模塊20可以通過測試不同芯片工作頻率下的延遲級數，獲得所述延遲級數與芯片工作頻率的對應關系。
[0042]所述頻率獲取模塊30用于基于所述延