測(cè)試器件及其操作方法
【專利說明】測(cè)試器件及其操作方法
[0001]相關(guān)申請(qǐng)的交叉引用
[0002]本申請(qǐng)要求2014年4月10日提交的申請(qǐng)?zhí)枮?0-2014-0043162的韓國(guó)專利申請(qǐng)的優(yōu)先權(quán)，其全部?jī)?nèi)容通過引用合并于此。
技術(shù)領(lǐng)域
[0003]本發(fā)明的示例性實(shí)施例涉及一種半導(dǎo)體設(shè)計(jì)技術(shù)，且更具體而言，涉及一種測(cè)試測(cè)試目標(biāo)電路的測(cè)試器件。
【背景技術(shù)】
[0004]諸如雙數(shù)據(jù)速率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DDR SDRAM)的半導(dǎo)體器件需要在投放市場(chǎng)之前以各種方式來測(cè)試。這種電路可以在現(xiàn)場(chǎng)可編程門陣列(FPGA)上測(cè)試。FPGA由于其能被快速地設(shè)計(jì)、具有低實(shí)施成本以及具有設(shè)計(jì)靈活性而是有優(yōu)勢(shì)的。因此，其被頻繁地用于測(cè)試集成電路。然而，難以在FPGA上測(cè)試從晶體管級(jí)設(shè)計(jì)的完全自定義的電路。
[0005]將描述在FPGA上設(shè)計(jì)測(cè)試目標(biāo)電路和將測(cè)試目標(biāo)電路合成的工藝。
[0006]在測(cè)試目標(biāo)電路經(jīng)由線路圖工具來設(shè)計(jì)之后，線路圖工具產(chǎn)生與測(cè)試目標(biāo)電路相對(duì)應(yīng)的網(wǎng)表。網(wǎng)表是由用于仿真或用于布局對(duì)比線路圖(Layout Versus Schematic,LVS)自動(dòng)化的線路圖工具產(chǎn)生的文件。網(wǎng)表含有關(guān)于合成電路的信息，該合成電路包括利用FPGA可識(shí)別的合成電路的互連關(guān)系和節(jié)點(diǎn)。FPGA應(yīng)用網(wǎng)表并且對(duì)合成電路執(zhí)行測(cè)試操作。然而，在具有若干異步元件的專門設(shè)計(jì)的電路中，邏輯仿真可以被執(zhí)行，但是在FPGA上難以評(píng)估的這種電路。

【發(fā)明內(nèi)容】

[0007]本發(fā)明的各種實(shí)施例針對(duì)一種測(cè)試器件，其能夠?qū)Ω鞣N類型的測(cè)試目標(biāo)電路建模，將各種類型的模型電路合成、以及測(cè)試合成電路。
[0008]根據(jù)本發(fā)明的一個(gè)實(shí)施例，一種測(cè)試器件包括:電路建模部，其適于通過以測(cè)試目標(biāo)電路與模型電路之間的一對(duì)一、或者一對(duì)多的關(guān)系對(duì)測(cè)試目標(biāo)電路建模，來產(chǎn)生一個(gè)或多個(gè)模型電路；以及測(cè)試操作部，其適于將模型電路合成、以及對(duì)模型電路執(zhí)行測(cè)試操作。
[0009]電路建模部可以利用一對(duì)多的關(guān)系來對(duì)測(cè)試目標(biāo)電路建模，以基于測(cè)試目標(biāo)電路的延遲量來產(chǎn)生不同類型的模型電路。
[0010]根據(jù)本發(fā)明的一個(gè)實(shí)施例，一種操作測(cè)試器件的方法包括:利用一對(duì)一的關(guān)系對(duì)測(cè)試目標(biāo)電路中的第一測(cè)試目標(biāo)電路建模，以產(chǎn)生第一模型電路；利用一對(duì)多的關(guān)系對(duì)測(cè)試目標(biāo)電路中的第二測(cè)試目標(biāo)電路建模，以產(chǎn)生第二模型電路；以及通過將第一模型電路和第二模型電路合成來執(zhí)行測(cè)試操作。
[0011]對(duì)第二測(cè)試目標(biāo)電路建模可以包括基于第二測(cè)試目標(biāo)電路的延遲量來確定第二模型電路的電路類型。
[0012]對(duì)第二測(cè)試目標(biāo)電路建?？梢园ó?dāng)延遲量小于預(yù)定的延遲量時(shí)產(chǎn)生第一類型的第二模型電路；而當(dāng)延遲量大于或等于預(yù)定的延遲量時(shí)產(chǎn)生第二類型的第二模型電路。
[0013]第一類型的第二模型電路的電路面積可以與延遲量成正比。
[0014]第一類型的第二模型電路可以在與延遲量相對(duì)應(yīng)的時(shí)段期間執(zhí)行移位操作。
[0015]第二類型的第二模型電路的電路面積可以大體上是恒定的，而與延遲量無關(guān)。
[0016]第二類型的第二模型電路可以將計(jì)數(shù)操作執(zhí)行與延遲量相對(duì)應(yīng)的次數(shù)。
[0017]第一類型的第二模型電路和第二類型的第二模型電路可以是同步電路。
[0018]根據(jù)本發(fā)明的一個(gè)實(shí)施例，一種測(cè)試器件包括:電路建模部，其適于基于測(cè)試目標(biāo)電路的延遲量來產(chǎn)生各種類型的模型電路；以及測(cè)試操作部，其適于將模型電路合成、以及對(duì)模型電路執(zhí)行測(cè)試操作。
[0019]模型電路可以包括當(dāng)延遲量低于預(yù)定的延遲量時(shí)產(chǎn)生的第一類型的模型電路、和當(dāng)延遲量大于或等于預(yù)定的延遲量時(shí)產(chǎn)生的第二類型的模型電路。
[0020]第一類型的模型電路的電路面積可以與延遲量成正比。
[0021 ] 第一類型的模型電路可以包括移位電路，該移位電路適于在與延遲量相對(duì)應(yīng)的時(shí)段期間將輸入信號(hào)移位。
[0022]第二類型的模型電路的電路面積可以大體上是恒定的，與延遲量無關(guān)。
[0023]第二類型的模型電路可以包括計(jì)數(shù)單元，其適于響應(yīng)于輸入信號(hào)來計(jì)數(shù)；以及比較單元，其適于將延遲量與計(jì)數(shù)單元的輸出信號(hào)進(jìn)行比較、并且輸出比較的結(jié)果。
[0024]第二類型的模型電路可以包括:第一鎖存單元，其適于響應(yīng)于輸入信號(hào)的上升沿來鎖存與延遲量相對(duì)應(yīng)的時(shí)間；第二鎖存單元，其適于響應(yīng)于輸入信號(hào)的下降沿來鎖存與延遲量相對(duì)應(yīng)的時(shí)間；計(jì)數(shù)單元，其適于響應(yīng)于時(shí)鐘信號(hào)來執(zhí)行計(jì)數(shù)操作；第一比較單元，其適于將第一鎖存單元的輸出信號(hào)與計(jì)數(shù)單元的輸出信號(hào)進(jìn)行比較；第二比較單元，其適于將第二鎖存單元的輸出信號(hào)與計(jì)數(shù)單元的輸出信號(hào)進(jìn)行比較；以及輸出單元，其適于響應(yīng)于第一比較單元的輸出信號(hào)和第二比較單元的輸出信號(hào)來產(chǎn)生輸出信號(hào)。
[0025]第二類型的模型電路還可以包括:加法單元，其適于將計(jì)數(shù)單元的輸出信號(hào)和延遲量之和提供給第一鎖存單元和第二鎖存單元。
[0026]第一類型的模型電路和第二類型的模型電路可以是同步電路。
[0027]根據(jù)本發(fā)明的一個(gè)實(shí)施例，一種操作測(cè)試器件的方法包括:響應(yīng)于第一延遲量來產(chǎn)生第一網(wǎng)表；響應(yīng)于大于第一延遲量的第二延遲量來產(chǎn)生第二網(wǎng)表；以及測(cè)試第一網(wǎng)表和第二網(wǎng)表，其中，第一網(wǎng)表和第二網(wǎng)表是彼此不同的模型電路。
[0028]操作測(cè)試器件的方法可以包括:加載測(cè)試目標(biāo)電路的延遲電路；以及判斷加載的測(cè)試電路的延遲量是第一延遲量還是第二延遲量。
[0029]與第一網(wǎng)表相對(duì)應(yīng)的模型電路和與第二網(wǎng)表相對(duì)應(yīng)的模型電路可以是同步電路。
[0030]測(cè)試第一網(wǎng)表和第二網(wǎng)表就可以包括在測(cè)試器件中將第一網(wǎng)表和第二網(wǎng)表合成以產(chǎn)生合成電路；以及測(cè)試合成電路。
[0031]根據(jù)本發(fā)明的實(shí)施例，測(cè)試器件可以對(duì)各種類型的測(cè)試目標(biāo)電路建模，合成各種類型的模型電路，以及測(cè)試合成電路。
[0032]根據(jù)本發(fā)明的實(shí)施例，測(cè)試器件可以通過基于合成測(cè)試目標(biāo)電路時(shí)的情況選擇期望類型的模型電路來最小化合成模型電路所需的時(shí)間和空間。
【附圖說明】
[0033]圖1是圖示根據(jù)本發(fā)明的一個(gè)實(shí)施例的測(cè)試器件的框圖。
[0034]圖2是圖示根據(jù)本發(fā)明的一個(gè)實(shí)施例的建模關(guān)系的表。
[0035]圖3和圖4是分別圖示圖2中所示的第一類型的延遲電路和第二類型的延遲電路的框圖。
[0036]圖5是圖示圖2中所示的第二類型的延遲電路的另一個(gè)實(shí)例的框圖。
[0037]圖6是圖示圖5中所示的第二類型的延遲電路的操作的時(shí)序圖。
[0038]圖7是圖示根據(jù)本發(fā)明的一個(gè)實(shí)施例的測(cè)試器件的操作的流程圖。
【具體實(shí)施方式】
[0039]下面將參照附圖更詳細(xì)地描述各種實(shí)施例。然而，本發(fā)明可以用不同的方式來實(shí)施，而不應(yīng)解釋為局限于本文中所列的實(shí)施例。確切地說，提供這些實(shí)施例使得本公開充分與完整，并向本領(lǐng)域的技術(shù)人員充分地傳達(dá)本發(fā)明的范圍。附圖并非一定按比例繪制，并且在一些情況下，可以對(duì)比例做夸大處理以清除地示出實(shí)施例的特征。在本公開中，相同的附圖標(biāo)記在本發(fā)明的各種附圖和實(shí)施例中直接對(duì)應(yīng)于相同的部分。也應(yīng)當(dāng)注意的是，在本說明書中，“連接/耦接”不僅表示一個(gè)部件與另一個(gè)部件直接耦接，還表示經(jīng)由中間部件與另一個(gè)部件間接耦接。另外，只要未特意提及，單數(shù)形式可以包括復(fù)數(shù)形式，且反之亦然。應(yīng)當(dāng)容易理解的是，在本公開中“在…上”和“在…之上”的含義應(yīng)當(dāng)采用最廣義的方式來解釋，使得“在…上”不僅意味著“直接在…上”，還意味著在之間具有中間特征或?qū)拥那闆r“在…上”，以及“在…之上”不僅意味著直接在頂部上，還意味著在之間具有中間特征或?qū)拥那闆r下在某物的頂部上。當(dāng)?shù)谝粚颖环Q為在第二層“上”或者在襯底“上”時(shí)，其不僅表示第一層直接形成在第二層或襯底上的情況，還表示在第一層和第二層之間或者第一層和襯底之間存在第三層的情況。
[0040]圖1是圖示根據(jù)本發(fā)明的一個(gè)實(shí)施例的測(cè)試器件的框圖。
[0041]參見圖1，測(cè)試器件可以包括電路建模部110和測(cè)試操作部120。
[0042]電路建模部110可以響應(yīng)于與測(cè)試目標(biāo)電路相對(duì)應(yīng)的信息INF_TC來產(chǎn)生各種類型的模型電路。與測(cè)試目標(biāo)電路相對(duì)應(yīng)的信息INF_TC被稱作為測(cè)試電路信息。測(cè)試電路信息INF_TC可以包括測(cè)試目標(biāo)電路的實(shí)質(zhì)物理信息、或者與測(cè)試目標(biāo)電路相對(duì)應(yīng)的編碼。電路建模部110的輸出信號(hào)NL還可以包括測(cè)試目標(biāo)電路的模型電路的實(shí)質(zhì)物理信息、或者與測(cè)試目標(biāo)電路的模型電路相對(duì)應(yīng)的編碼。電路建模部110的輸出信號(hào)NL可以與測(cè)試目標(biāo)電路的模型電路的網(wǎng)表信息相對(duì)應(yīng)。測(cè)試操作部120可以通過將包括在電路建模部110的輸出信號(hào)NL中的測(cè)試目標(biāo)電路的模型電路合成來執(zhí)行測(cè)試操作。
[0043]根據(jù)本發(fā)明的實(shí)施例，測(cè)試器件可以將包括異步電路的全部測(cè)試目標(biāo)電路建模成同步電路，以及將模型電路(即，同步電路)合成。一對(duì)一或者一對(duì)多的關(guān)系可以被應(yīng)用至測(cè)試器件的建模關(guān)系。將參照?qǐng)D2來描述表示建模關(guān)系的一對(duì)一或者一對(duì)多的關(guān)系。
[0044]圖2是圖示根據(jù)本發(fā)明的一個(gè)實(shí)施例的建模關(guān)系的表。
[0045]為了清楚地描述，圖2不出分別為一對(duì)一建模關(guān)系情況的情況①和為一對(duì)多建模關(guān)系情況的情況②。
[0046]參見圖2，為一對(duì)一建模關(guān)系情況的情況①:與(AND)門是‘C = A&B，測(cè)試目標(biāo)電路的示