一種fpga的測(cè)試裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及電子技術(shù)領(lǐng)域，特別涉及一種FPGA的測(cè)試裝置。
【背景技術(shù)】
[0002]隨著電子技術(shù)的快速發(fā)展，F(xiàn)PGA(Field — Programmable Gate Array，現(xiàn)場(chǎng)可編程門陣列)作為通信和IC領(lǐng)域中必不可少的邏輯與驗(yàn)證工具，得到了越來越廣泛的應(yīng)用。隨著FPGA使用越來越多，如何確定FPGA是否發(fā)生故障變得越來越重要。
[0003]現(xiàn)有技術(shù)中，對(duì)FPGA的測(cè)試主要是通過專業(yè)技術(shù)人員通過專業(yè)的測(cè)試工具進(jìn)行的，一般是FPGA在出廠前，廠家進(jìn)行測(cè)試。現(xiàn)有技術(shù)中，需要針對(duì)待測(cè)的FPGA搭建專門的測(cè)試電路，使用專門的測(cè)試軟件進(jìn)行測(cè)試，測(cè)試過程比較復(fù)雜。

【發(fā)明內(nèi)容】

[0004]有鑒于此，本發(fā)明提供了一種FPGA的測(cè)試裝置，能夠使得測(cè)試FPGA的過程比較簡(jiǎn)單。
[0005]本發(fā)明提供了一種FPGA的測(cè)試裝置，包括:
[0006]控制模塊、測(cè)試FPGA、被測(cè)FPGA、存儲(chǔ)單元；
[0007]所述控制模塊與所述存儲(chǔ)單元相連，用于向所述存儲(chǔ)單元發(fā)送測(cè)試指令；
[0008]所述測(cè)試FPGA與所述存儲(chǔ)單元相連，所述測(cè)試FPGA與所述被測(cè)FPGA相連；
[0009]所述測(cè)試FPGA，用于從所述存儲(chǔ)單元中讀取所述測(cè)試指令，根據(jù)所述測(cè)試指令對(duì)所述被測(cè)FPGA進(jìn)行測(cè)試。
[0010]進(jìn)一步地，所述控制模塊，還用于向所述存儲(chǔ)單元發(fā)送測(cè)試數(shù)據(jù)；
[0011]所述測(cè)試FPGA，用于從所述存儲(chǔ)單元中讀取所述測(cè)試數(shù)據(jù)，根據(jù)所述測(cè)試指令和所述測(cè)試數(shù)據(jù)對(duì)所述被測(cè)FPGA進(jìn)行測(cè)試。
[0012]進(jìn)一步地，所述存儲(chǔ)單元，包括:第一 R0M、第二 ROM ；
[0013]所述測(cè)試FPGA與所述存儲(chǔ)單元相連，所述測(cè)試FPGA與所述被測(cè)FPGA相連，包括:
[0014]所述控制模塊分別與所述第一 R0M、所述第二 ROM相連，所述測(cè)試FPGA分別與所述第一 R0M、所述第二 ROM相連；
[0015]所述控制模塊，用于向所述第一 ROM發(fā)送測(cè)試數(shù)據(jù)，向所述第二 ROM發(fā)送測(cè)試指令；
[0016]所述測(cè)試FPGA，用于從所述第一 ROM中讀取所述測(cè)試數(shù)據(jù)，從所述第二 ROM中讀取所述測(cè)試指令，將所述測(cè)試數(shù)據(jù)燒寫入所述被測(cè)FPGA中，根據(jù)所述測(cè)試數(shù)據(jù)和所述測(cè)試指令對(duì)所述被測(cè)FPGA進(jìn)行測(cè)試。
[0017]進(jìn)一步地，還包括:第一測(cè)試指示燈；
[0018]所述第一測(cè)試指示燈與所述被測(cè)FPGA的1引腳相連；
[0019]所述測(cè)試指令包括:上電測(cè)試指令；
[0020]所述測(cè)試FPGA，用于根據(jù)所述上電測(cè)試指令，對(duì)所述被測(cè)FPGA進(jìn)行上電；
[0021]所述被測(cè)FPGA，用于根據(jù)所述測(cè)試FPGA的控制進(jìn)行上電后，向與所述第一測(cè)試指示燈相連的1引腳輸出電平信號(hào)，控制所述第一測(cè)試指示燈的亮滅。
[0022]進(jìn)一步地，還包括:至少一個(gè)第二測(cè)試指示燈；
[0023]每個(gè)第二測(cè)試指示燈分別與所述被測(cè)FPGA的不同1引腳相連；
[0024]所述測(cè)試FPGA的1引腳與所述被測(cè)FPGA的工作模式配置引腳相連；
[0025]所述測(cè)試指令包括:工作模式測(cè)試指令；
[0026]所述測(cè)試FPGA，用于根據(jù)所述工作模式測(cè)試指令，通過測(cè)試FPGA的1引腳向所述被測(cè)FPGA的工作模式配置引腳輸出電平信號(hào)，實(shí)現(xiàn)對(duì)所述被測(cè)FPGA的工作模式的配置；
[0027]所述被測(cè)FPGA，用于在當(dāng)前工作模式下，對(duì)所述測(cè)試數(shù)據(jù)進(jìn)行處理，向與所述第二測(cè)試指示燈相連的1引腳輸出電平信號(hào)，控制所述第二測(cè)試指示燈的亮滅。
[0028]進(jìn)一步地，還包括:至少一個(gè)第三測(cè)試指示燈；
[0029]每個(gè)第三測(cè)試指示燈分別與所述被測(cè)FPGA的不同1引腳相連；
[0030]所述測(cè)試指令包括:邏輯測(cè)試指令；
[0031]所述測(cè)試FPGA，用于根據(jù)所述邏輯測(cè)試指令，對(duì)所述被測(cè)FPGA的邏輯單元陣列進(jìn)行配置；
[0032]所述被測(cè)FPGA，用于在當(dāng)前邏輯單元陣列的配置下，處理所述測(cè)試數(shù)據(jù)，向與所述第三測(cè)試指示燈相連的1引腳輸出電平信號(hào)，控制所述第三測(cè)試指示燈的亮滅。
[0033]進(jìn)一步地，還包括:第一 RAM，第二 RAM、第三ROM ；
[0034]所述第一 RAM和所述第二 RAM均與所述測(cè)試FPGA相連，將所述第三ROM分別與所述測(cè)試FPGA和所述控制模塊相連；
[0035]所述測(cè)試指令還包括:bRAM測(cè)試指令；
[0036]所述測(cè)試FPGA，用于根據(jù)所述bRAM測(cè)試指令，將所述測(cè)試數(shù)據(jù)存儲(chǔ)到所述第一RAM中，并將所述測(cè)試數(shù)據(jù)燒寫到所述被測(cè)FPGA的bRAM中，燒寫完成后，從bRAM中讀取對(duì)比數(shù)據(jù)，將所述對(duì)比數(shù)據(jù)存儲(chǔ)到所述第二 RAM中，將所述第一 RAM中的所述測(cè)試數(shù)據(jù)和所述對(duì)比數(shù)據(jù)存儲(chǔ)到所述第三ROM中；
[0037]所述控制模塊，用于從所述第三ROM中獲取所述第一 ROM中的所述測(cè)試數(shù)據(jù)和所述對(duì)比數(shù)據(jù)，對(duì)比所述測(cè)試數(shù)據(jù)和所述對(duì)比數(shù)據(jù)，如果二者相同，則確定所述bRAM正常，如果二者不相同，則確定所述bRAM故障。
[0038]進(jìn)一步地，還包括:引腳檢測(cè)模塊，與所述被測(cè)FPGA的至少一個(gè)1引腳相連，用于檢測(cè)相連的1引腳的電平信號(hào)，根據(jù)所述電平信號(hào)確定所述被測(cè)FPGA是否故障。
[0039]進(jìn)一步地，所述控制模塊包括:PC機(jī)，所述PC機(jī)通過Jtag接口與所述存儲(chǔ)單元相連。
[0040]進(jìn)一步地，所述測(cè)試FPGA與所述被測(cè)FPGA的Jtag引腳相連。
[0041]進(jìn)一步地，還包括:工作模式選擇模塊，分別與所述存儲(chǔ)單元和被測(cè)FPGA相連，用于設(shè)置所述被測(cè)FPGA的工作模式。
[0042]進(jìn)一步地，還包括:底座，所述被測(cè)FPGA插在所述底座上，所述被測(cè)FPGA的引腳與所述底座上對(duì)應(yīng)的底座引腳相連，所述測(cè)試FPGA通過底座引腳與對(duì)應(yīng)的被測(cè)FPGA的引腳相連。
[0043]本發(fā)明提供了一種FPGA的測(cè)試裝置，通過控制模塊可以將測(cè)試指令發(fā)送到存儲(chǔ)單元，測(cè)試FPGA獲取存儲(chǔ)單元中的測(cè)試指令對(duì)被測(cè)FPGA進(jìn)行測(cè)試，適用于各種FPGA的測(cè)試，無需針對(duì)不同的FPGA搭建專門的電路，通過測(cè)試指令即可實(shí)現(xiàn)測(cè)試，無需專門的測(cè)試軟件，整個(gè)測(cè)試過程比較簡(jiǎn)單。
【附圖說明】
[0044]為了更清楚地說明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對(duì)實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見地，下面描述中的附圖是本發(fā)明的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)這些附圖獲得其他的附圖。
[0045]圖1是本發(fā)明一實(shí)施例提供的一種FPGA的測(cè)試裝置的示意圖；
[0046]圖2是本發(fā)明一實(shí)施例提供的另一種FPGA的測(cè)試裝置的示意圖。
【具體實(shí)施方式】
[0047]為使本發(fā)明實(shí)施例的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例，基于本發(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動(dòng)的前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。
[0048]如圖1所示，本發(fā)明實(shí)施例提供了一種FPGA的測(cè)試裝置，該裝置包括:
[0049]控制模塊101、測(cè)試FPGA 102、被測(cè)FPGA 103、存儲(chǔ)單元104 ；
[0050]所述控制模塊101與所述存儲(chǔ)單元104相連，用于向所述存儲(chǔ)單元104發(fā)送測(cè)試指令；
[0051]所述測(cè)試FPGA 102與所述存儲(chǔ)單元104相連，所述測(cè)試FPGA 102與所述被測(cè)FPGA 103 相連；
[0052]所述測(cè)試FPGA 102，用于從所述存儲(chǔ)單元104中讀取所述測(cè)試指令，根據(jù)所述測(cè)試指令對(duì)所述被測(cè)FPGA 103進(jìn)行測(cè)試。
[0053]通過本發(fā)明實(shí)施例提供的一種FPGA的測(cè)試裝置，通過控制模塊可以將測(cè)試指令發(fā)送到存儲(chǔ)單元，測(cè)試FPGA獲取存儲(chǔ)單元中的測(cè)試指令對(duì)被測(cè)FPGA進(jìn)行測(cè)試，適用于各種FPGA的測(cè)試，無需針對(duì)不同的FPGA搭建專門的電路，通過測(cè)試指令即可實(shí)現(xiàn)測(cè)試，無需專門的測(cè)試軟件，整個(gè)測(cè)試過程比較簡(jiǎn)單。
[0054]在有些功能測(cè)試時(shí)，可能需要被測(cè)FPGA處理測(cè)試數(shù)據(jù)進(jìn)行測(cè)試。在一種可能的實(shí)現(xiàn)方式中，所述控制模塊，還用于向所述存儲(chǔ)單元發(fā)送測(cè)試數(shù)據(jù)；
[0055]所述測(cè)試FPGA，用于從所述存儲(chǔ)單元中讀取所述測(cè)試數(shù)據(jù)，根據(jù)所述測(cè)試指令和所述測(cè)試數(shù)據(jù)對(duì)所述被測(cè)FPGA進(jìn)行測(cè)試。
[0056]在一種可能的實(shí)現(xiàn)方式中，所述存儲(chǔ)單元，包括:第一 R0M、第二 ROM ;
[0057]所述測(cè)試FPGA與所述存儲(chǔ)單元相連，所述測(cè)試FPGA與所述被測(cè)FPGA相連，包括:
[0058]所述控制模塊分別與所述第一 R0M、所述第二 ROM相連，所述測(cè)試FPGA分別與所述第一 R0M、所述第二 ROM相連；
[0059]所述控制模塊，用于向所述第一 ROM發(fā)送測(cè)試數(shù)據(jù)，向所述第二 ROM發(fā)送測(cè)試指令；
[0060]所述測(cè)試FPGA，用于從所述第一 ROM中讀取所述測(cè)試數(shù)據(jù)，從所述第二 ROM中讀取所述測(cè)試指