集成電路電源噪聲測(cè)量系統(tǒng)的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及集成電路測(cè)試技術(shù)領(lǐng)域，特別是涉及一種集成電路電源噪聲測(cè)量系統(tǒng)。
【背景技術(shù)】
[0002]目前普遍采用基于旁路分析(SCA)的方法來(lái)實(shí)現(xiàn)硬件木馬的檢測(cè)，在所有的旁路信號(hào)類別中，電源噪聲信號(hào)是比較重要的一種，它與電路內(nèi)部節(jié)點(diǎn)邏輯狀態(tài)的翻轉(zhuǎn)活動(dòng)具有緊密關(guān)聯(lián)性。傳統(tǒng)技術(shù)中最常用的測(cè)量集成電路電源噪聲信號(hào)的方法是電阻探測(cè)法。具體來(lái)說，這種方法具有兩種不同的實(shí)現(xiàn)方式，分別如圖1和圖2所示。圖1所示的為電源側(cè)測(cè)量的實(shí)現(xiàn)方式，它把一個(gè)小阻值、低噪聲的電阻放在印制電路板(PCB)輸入電源Vdd和芯片的Vcc電源管腳之間；而圖2所示的接地側(cè)測(cè)量的實(shí)現(xiàn)方式中，電阻被放在芯片的接地端(GND)管腳和印制電路板的GND地線之間。然后利用示波器測(cè)量電阻兩端的電壓降，就可得到芯片的電源噪聲的值。在實(shí)現(xiàn)過程中，發(fā)明人發(fā)現(xiàn)傳統(tǒng)的電阻探測(cè)法雖然實(shí)現(xiàn)起來(lái)比較簡(jiǎn)單，但卻存在一些不足，主要體現(xiàn)在:
[0003](I)測(cè)量的信噪比低
[0004]圖1所示的電源側(cè)測(cè)量方式中，由于電阻串接在芯片與電源之間，因此在測(cè)量芯片的電源噪聲時(shí)，會(huì)受到電源供電信號(hào)上擾動(dòng)的影響；而且芯片電源噪聲的幅度一般比電源供電信號(hào)擾動(dòng)的幅度小一個(gè)數(shù)量級(jí)以上，從而造成測(cè)量的信噪比比較低。而圖2所示的接地側(cè)測(cè)量方式中，由于電阻串接在芯片與地平面之間，導(dǎo)致測(cè)量得到的電壓降信號(hào)的幅度很小，此時(shí)測(cè)量環(huán)境或測(cè)量設(shè)備的輕微擾動(dòng)都會(huì)對(duì)測(cè)量結(jié)果產(chǎn)生極大的影響，因此其測(cè)量信噪比也比較低。
[0005](2)對(duì)高頻信號(hào)的響應(yīng)不靈敏
[0006]傳統(tǒng)的電阻探測(cè)法中，加入的電阻會(huì)與電路中的電感一起組成一個(gè)低通濾波器，從而會(huì)把電源噪聲中的高頻成分濾除掉，而這些高頻成分對(duì)于硬件木馬檢測(cè)是有益的。

【發(fā)明內(nèi)容】

[0007]基于此，有必要針對(duì)集成電路測(cè)試中測(cè)量信噪比低且對(duì)高頻信號(hào)響應(yīng)不靈敏的問題，提供一種集成電路電源噪聲測(cè)量系統(tǒng)。
[0008]為了實(shí)現(xiàn)上述目的，本發(fā)明技術(shù)方案的實(shí)施例為:
[0009]—種集成電路電源噪聲測(cè)量系統(tǒng)，包括:
[0010]嵌入在待測(cè)芯片上的片上測(cè)試單元，用于對(duì)待測(cè)芯片在測(cè)試向量的作用下產(chǎn)生的電源噪聲信號(hào)進(jìn)行采樣與保持，并根據(jù)延遲線芯片的延遲信號(hào)控制采樣時(shí)間；
[0011]模數(shù)轉(zhuǎn)換芯片，用于對(duì)電源噪聲信號(hào)進(jìn)行模數(shù)轉(zhuǎn)換，獲得多位寬的數(shù)字化電源噪聲信號(hào);
[0012]FPGA芯片，用于向待測(cè)芯片施加所述測(cè)試向量，并接收數(shù)字化電源噪聲信號(hào)；
[0013]延遲線芯片，用于在FPGA芯片的控制下產(chǎn)生延遲信號(hào)，并向片上測(cè)試單元發(fā)送延遲信號(hào)。
[0014]上述技術(shù)方案具有如下有益效果:
[0015]因?yàn)楸景l(fā)明采用的技術(shù)方案是通過片上測(cè)試單元對(duì)電源噪聲信號(hào)進(jìn)行采樣和保持，再利用待測(cè)芯片外的模數(shù)轉(zhuǎn)換芯片進(jìn)行模數(shù)轉(zhuǎn)換，所以能避免電路板上電源供電信號(hào)以及測(cè)量環(huán)境或測(cè)量設(shè)備的擾動(dòng)影響，進(jìn)而提高了測(cè)量的信噪比；且因?yàn)楸景l(fā)明采用的技術(shù)方案不使用電阻，避免了測(cè)量電路中形成低通濾波器，片上測(cè)試單元是在待測(cè)芯片上實(shí)現(xiàn)對(duì)電源噪聲信號(hào)的采樣和保持，所以達(dá)到的頻率高，進(jìn)而有效提高了對(duì)電源噪聲信號(hào)高頻部分的響應(yīng)能力。
【附圖說明】
[0016]通過附圖中所示的本發(fā)明的優(yōu)選實(shí)施例的更具體說明，本發(fā)明的上述及其它目的、特征和優(yōu)勢(shì)將變得更加清晰。在全部附圖中相同的附圖標(biāo)記指示相同的部分，且并未刻意按實(shí)際尺寸等比例縮放繪制附圖，重點(diǎn)在于示出本發(fā)明的主旨。
[0017]圖1為傳統(tǒng)技術(shù)中電源側(cè)測(cè)量的實(shí)現(xiàn)方式示意圖；
[0018]圖2為傳統(tǒng)技術(shù)中接地側(cè)測(cè)量的實(shí)現(xiàn)方式示意圖；
[0019]圖3為本發(fā)明實(shí)施例1中集成電路電源噪聲測(cè)量系統(tǒng)示意圖；
[0020]圖4為本發(fā)明實(shí)施例2中集成電路電源噪聲測(cè)量系統(tǒng)示意圖；
[0021]圖5為本發(fā)明實(shí)施例1或2中集成電路電源噪聲測(cè)量系統(tǒng)的片上測(cè)試單元示意圖；
[0022]圖6為本發(fā)明集成電路電源噪聲測(cè)量系統(tǒng)的片上測(cè)試單元一實(shí)施例示意圖；
[0023]圖7為本發(fā)明集成電路電源噪聲測(cè)量系統(tǒng)實(shí)現(xiàn)流程一實(shí)施例示意圖；
[0024]圖8為本發(fā)明集成電路電源噪聲測(cè)量系統(tǒng)實(shí)現(xiàn)流程中測(cè)量步驟具體流程一實(shí)施例示意圖。
【具體實(shí)施方式】
[0025]為了便于理解本發(fā)明，下面將參照相關(guān)附圖對(duì)本發(fā)明進(jìn)行更全面的描述。附圖中給出了本發(fā)明的首選實(shí)施例。但是，本發(fā)明可以以許多不同的形式來(lái)實(shí)現(xiàn)，并不限于本文所描述的實(shí)施例。相反地，提供這些實(shí)施例的目的是使對(duì)本發(fā)明的公開內(nèi)容更加透徹全面。
[0026]需要說明的是，當(dāng)一個(gè)元件被認(rèn)為是“連接”另一個(gè)元件，它可以是直接連接到另一個(gè)元件并與之結(jié)合為一體，或者可能同時(shí)存在居中元件。本文所使用的術(shù)語(yǔ)“安裝”、“一端”、“另一端”以及類似的表述只是為了說明的目的。
[0027]除非另有定義，本文所使用的所有的技術(shù)和科學(xué)術(shù)語(yǔ)與屬于本發(fā)明的技術(shù)領(lǐng)域的技術(shù)人員通常理解的含義相同。本文中在本發(fā)明的說明書中所使用的術(shù)語(yǔ)只是為了描述具體的實(shí)施例的目的，不是旨在于限制本發(fā)明。本文所使用的術(shù)語(yǔ)“及/或”包括一個(gè)或多個(gè)相關(guān)的所列項(xiàng)目的任意的和所有的組合。
[0028]實(shí)施例1:
[0029]圖3為本發(fā)明實(shí)施例1中集成電路電源噪聲測(cè)量系統(tǒng)示意圖，本發(fā)明所提供的集成電路電源噪聲測(cè)量系統(tǒng)主要包括片上測(cè)試單元、模數(shù)轉(zhuǎn)換芯片(ADC)、現(xiàn)場(chǎng)可編程門陣列(FPGA)芯片、延遲線芯片等。
[0030]待測(cè)芯片是被測(cè)試的集成電路芯片，在本發(fā)明中需要對(duì)其電源噪聲信號(hào)進(jìn)行測(cè)量。為了達(dá)到本發(fā)明的目的，在被測(cè)芯片中，除了包含用于實(shí)現(xiàn)芯片原有功能的原始電路夕卜，還需要在該芯片上嵌入一個(gè)片上測(cè)試單元，用于對(duì)待測(cè)芯片在測(cè)試向量的作用下產(chǎn)生的電源噪聲信號(hào)進(jìn)行采樣與保持，并根據(jù)延遲線芯片的延遲信號(hào)控制采樣時(shí)間；模數(shù)轉(zhuǎn)換芯片，用于對(duì)電源噪聲信號(hào)進(jìn)行模數(shù)轉(zhuǎn)換，獲得多位寬的數(shù)字化電源噪聲信號(hào)；FPGA芯片，用于向待測(cè)芯片施加所述測(cè)試向量，并接收數(shù)字化電源噪聲信號(hào)；延遲線芯片，用于在FPGA芯片的控制下產(chǎn)生延遲信號(hào)，并向片上測(cè)試單元發(fā)送所述延遲信號(hào)。
[0031]具體而言，在實(shí)施例1中，F(xiàn)PGA芯片是測(cè)量系統(tǒng)的控制核心，它一方面要給待測(cè)芯片施加測(cè)試向量，使待測(cè)芯片能正常工作即產(chǎn)生相應(yīng)的電源噪聲信號(hào)，另一方面，它還需要合理控制模數(shù)轉(zhuǎn)換芯片、延遲線芯片，使它們能與待測(cè)芯片保持同步運(yùn)作；此外，它還負(fù)責(zé)將ADC輸出的數(shù)字化電源噪聲信號(hào)轉(zhuǎn)發(fā)給相關(guān)處理器(如圖4所示)。模數(shù)轉(zhuǎn)換芯片主要負(fù)責(zé)對(duì)片上測(cè)試電路采集到的電源噪聲信號(hào)進(jìn)行模數(shù)轉(zhuǎn)換，將模擬電壓信號(hào)轉(zhuǎn)換為多位寬(如14位或16位)的數(shù)字信號(hào)，并把這些數(shù)字信號(hào)發(fā)送給FPGA芯片。延遲線芯片主要用于在FPGA的控制下，產(chǎn)生一個(gè)與原始電路的系統(tǒng)時(shí)鐘同步的延遲信號(hào)。該信號(hào)用于控制片上測(cè)試電路中開關(guān)的通斷，即控制其采樣時(shí)間。
[0032]本發(fā)明實(shí)施例1中采用的技術(shù)方案為通過片上測(cè)試單元對(duì)待測(cè)芯片的電源噪聲信號(hào)進(jìn)行采樣和保持，再利用待測(cè)芯片外的模數(shù)轉(zhuǎn)換芯片進(jìn)行模數(shù)轉(zhuǎn)換，避免電路板上電源供電信號(hào)以及測(cè)量環(huán)境或測(cè)量設(shè)備的擾動(dòng)影響，提高了信噪比；片上測(cè)試單元在待測(cè)芯片上實(shí)現(xiàn)對(duì)電源噪聲信號(hào)的采樣和保持，達(dá)到的頻率高，有效提高了對(duì)電源噪聲信號(hào)高頻部分的響應(yīng)能力。
[0033]實(shí)施例2:
[0034]圖4為本發(fā)明實(shí)施例2集成電路電源噪聲測(cè)量系統(tǒng)示意圖:集成電路電源噪聲測(cè)量系統(tǒng)包括片上測(cè)試單元、可編程直流電源、處理器、待測(cè)芯片、模數(shù)轉(zhuǎn)換芯片(ADC)、FPGA芯片、延遲線芯片等。其中片上測(cè)試單元包括采樣保持電路以及單位增益放大器?？删幊讨绷麟娫丛谔幚砥鞯目刂葡?，為片上測(cè)試單元中的單位增益放大器提供偏置電壓。在測(cè)量系統(tǒng)上電后，需對(duì)該偏置電壓進(jìn)行調(diào)整，從而校準(zhǔn)單位增益放大器。
[0035]模數(shù)轉(zhuǎn)換芯片主要負(fù)責(zé)對(duì)片上測(cè)試單元采集到的電源噪聲信號(hào)Vout進(jìn)行模數(shù)轉(zhuǎn)換，將模擬電壓信號(hào)轉(zhuǎn)換為多位寬(如14位或16位)的數(shù)字信號(hào)，并把這些數(shù)字信號(hào)發(fā)送給FPGA芯片。
[0036]FPGA芯片是測(cè)量系統(tǒng)的控制核心，它一方面要給待測(cè)芯片施加測(cè)試向量，使待測(cè)芯片能正常工作起來(lái)；另一方面，它還需要合理控制模數(shù)轉(zhuǎn)換芯片、延遲線芯片，使它們能與待測(cè)芯片保持同步運(yùn)作；此外，它還負(fù)責(zé)將ADC輸出的數(shù)字化電源噪聲信號(hào)轉(zhuǎn)發(fā)給處理器。
[0037]延遲線芯片主要用于在FPGA的控制下，產(chǎn)生一個(gè)與原始電路的系統(tǒng)時(shí)鐘同步的延遲信號(hào)。該信號(hào)用于控制片上測(cè)試電路中開關(guān)的通斷，即控制其采樣時(shí)間。
[0038]處理器主要負(fù)責(zé)FPGA芯片的配置，并接收FPGA芯片轉(zhuǎn)發(fā)的數(shù)字化電源噪聲信號(hào)，以便進(jìn)行后續(xù)的數(shù)據(jù)處理。而在具體的實(shí)施例中，本發(fā)明的處理器為計(jì)算機(jī)或者其他種類的處理裝置，仍能實(shí)現(xiàn)本發(fā)明的目的。
[0039]本發(fā)明實(shí)施例2中采用的技術(shù)方案為通過片上測(cè)試單元中的采樣保持電路對(duì)電源噪聲信號(hào)進(jìn)行采樣和保持，再利用待測(cè)芯片外高性能模數(shù)轉(zhuǎn)換芯片進(jìn)行模數(shù)轉(zhuǎn)換，因此能避免電路板上電源供電信號(hào)的擾動(dòng)影響，以及測(cè)量環(huán)境或測(cè)量設(shè)備的擾動(dòng)影響，從而提高了電源噪聲信號(hào)信噪比。另外本方案不使用電阻，避免了測(cè)量電路中形成低通濾波器；在待測(cè)芯片上實(shí)現(xiàn)對(duì)待測(cè)芯片電源噪聲信號(hào)進(jìn)行采樣保持，因此達(dá)到的頻率高，有效提高測(cè)量系統(tǒng)對(duì)電源噪聲信號(hào)高頻部分的響應(yīng)能力。
[0040]圖5為本發(fā)明實(shí)施例1或2中集成電路電源噪聲測(cè)量系統(tǒng)的片上測(cè)試單元示意圖。片上測(cè)試單元包括采樣