一種衛(wèi)星信號捕獲系統(tǒng)的制作方法
【技術領域】
[0001] 本發(fā)明涉及衛(wèi)星信號處理領域，尤其涉及一種衛(wèi)星信號捕獲系統(tǒng)。
【背景技術】
[0002] 目前，衛(wèi)星在國防、民用等領域都起到越來越重要的作用，衛(wèi)星信號的捕獲是對衛(wèi) 星進行調(diào)試、維護、測試、應用等都需要涉及的重要過程步驟，而衛(wèi)星信號捕獲的準確度、捕 獲速度、抗干擾能力都是衛(wèi)星信號捕獲系統(tǒng)性能的重要指標。
[0003] 現(xiàn)有的衛(wèi)星信號捕獲系統(tǒng)一般設有單獨的邏輯處理器，且存在信號捕獲過程中系 統(tǒng)資源占用率高，延時等待過程較多，運算速度慢，信號捕獲精準度差，信號捕獲穩(wěn)定性低。

【發(fā)明內(nèi)容】

[0004] 本發(fā)明的目的是通過對衛(wèi)星信號捕獲系統(tǒng)的改良設計，優(yōu)化信號傳輸及運算流 程，減少衛(wèi)星信號捕獲過程中的系統(tǒng)資源占有率，減少延時等待，提高運算速度，提升信號 捕獲的精準度及穩(wěn)定性。
[0005] 本發(fā)明的技術方案為：一種衛(wèi)星信號捕獲系統(tǒng)：包括PNGEN偽碼生成模塊、PN碼 雙口RAM、C0RACC相關累加模塊、DDC下變頻模塊、下采樣模塊、乒乓RAM、FFT計算模塊、自 動門限模塊、峰值檢測模塊、ACC累加模塊、FFTCARCAL并行載波搜索結果計算模塊、捕獲 判斷模塊、DATAPR0數(shù)據(jù)處理模塊、SCHCTL過程控制模塊、跟蹤模塊；所述PNGEN偽碼生成 模塊與PN碼雙口RAM之間信號連接，信號采樣頻率為100MHz，所述DDC下變頻模塊與下采 樣模塊之間信號連接，信號頻采樣率為100MHz，所述PN碼雙口RAM與C0RACC相關累加模 塊之間信號連接，信號采樣頻率為20. 46MHz，所述下采樣模塊與C0RACC相關累加模塊之間 信號連接，信號采樣頻率為20. 46MHz，所述下采樣模塊與乒乓RAM之間信號連接，信號采 樣頻率為20. 46MHz，所述C0RACC相關累加模塊與FFT計算模塊之間信號連接，信號采樣 頻率為200MHz，所述乒乓RAM與FFT計算模塊之間信號連接，信號采樣頻率為200MHz，所 述FFT計算模塊與峰值檢測模塊之間信號連接，信號頻采樣率為100MHz，所述峰值檢測模 塊與FFTCARCAL并行載波搜索結果計算模塊之間信號連接，信號頻采樣率為100MHz，所述 FFTCARCAL并行載波搜索結果計算模塊與DATAPR0數(shù)據(jù)處理模塊之間信號連接，信號采樣 頻率為100MHz，所述FFT計算模塊與ACC累加模塊之間信號連接，信號采樣頻率為100MHz， 所述ACC累加模塊與捕獲判斷模塊之間信號連接，信號采樣頻率為100MHz，所述捕獲模塊 與DATAPR0數(shù)據(jù)處理模塊之間信號連接，信號采樣頻率為100MHz。
[0006] 進一步，所述PNGEN偽碼生成模塊輸出端采用雙口RAM進行數(shù)據(jù)緩沖，內(nèi)部使用 100MHz時鐘進行偽碼生成，每次生成雙口RAM容量大小的偽碼數(shù)據(jù)。
[0007] 進一步，所述FFT計算模塊對輸入擴頻調(diào)制信號進行高速并行分析碼相位和高 速并行搜索多普勒頻率，所述FFT計算模塊包括核心計算模塊，所述核心計算模塊采用 XilinxIP核，輸入信號從本地偽碼，擴頻調(diào)制信號和偽碼頻譜和擴頻調(diào)制信號頻譜復乘中 選擇，通過狀態(tài)機控制碼相位搜索流程和多普勒并行搜索流程。
[0008] 進一步，所述ACC累加模塊的相干和非相干累加次數(shù)可以通過外部動態(tài)設置。
[0009] 進一步，信號捕獲處理流程包括：
[0010] (l)PNGEN偽碼生成模塊以100MHz的速率生成本地偽碼進入PN碼雙口RAM進行緩 存；
[0011] ⑵偽碼緩存結束后FFT計算模塊以200MHz的運算速度計算偽碼FFT并存入內(nèi)部 緩存器中；
[0012] (3)DDC下變頻模塊將直接接收AD采樣的8位輸入中頻信號進行信號下變頻，濾波 后，進入下采樣模塊使原來100MHz的中頻采樣頻率變速到20. 46MHz采樣頻率；
[0013] (4)信號以20. 46MHz采樣頻率進入乒乓RAM緩存后以200MHz的速率進入FFT計 算模塊進行碼相位并行搜索，搜索后得到的相關峰譜進入ACC累加模塊進行相干非相干累 加后進行捕獲判決，得出判決結果和碼相位位置信息；
[0014] (5)在流程⑷進行的同時信號以20. 46MHz采樣頻率進入C0RACC相關累加模塊， 與本地偽碼進行相關操作，得到的結果輸入到FFT計算模塊中進行傅里葉變換操作得到載 波多普勒頻率信息；
[0015] (6)"當前相位"和"相位對齊信號"為信號捕獲系統(tǒng)的兩種相位輸出方式，當捕獲 狀態(tài)為已捕獲時，其它信號有效："當前相位"指示了當前外部輸入信號的相位；"零相位信 號"指示了當前外部輸入信號在該時刻的相位為〇,可以立即進行跟蹤操作。
[0016] 本發(fā)明的有益效果在于：當系統(tǒng)接收到外部觸發(fā)的開始捕獲信號后，系統(tǒng)同時產(chǎn) 生本地偽碼和接受AD數(shù)據(jù)。
[0017]PNGEN偽碼生成模塊以100MHz的速率生成本地偽碼進入PN碼雙口RAM進行緩 存，由于偽碼的位寬只有l(wèi)bit，因此PN碼雙口RAM的深度可以取系統(tǒng)指標中最大偽碼長度 (10230)。偽碼緩存結束后FFT計算模塊以200MHz的運算速度計算偽碼FFT并存入內(nèi)部緩 存器中，只要系統(tǒng)未完成捕獲（過程控制模塊沒有進入到捕獲成功或者捕獲失敗狀態(tài)），偽 碼FFT的數(shù)據(jù)就一直存在FFT計算模塊內(nèi)部的緩存器中不被刷新，而且在之后的操作中也 不會重新計算偽碼FFT以節(jié)省系統(tǒng)運算時間資源。
[0018] DDC下變頻模塊將直接接收AD采樣的8位輸入中頻信號進行信號下變頻，濾波后， 進入下采樣模塊使原來100MHz的中頻采樣頻率變速到20. 46MHz采樣頻率。
[0019] 下采樣后的信號分兩路至乒乓RAM和C0RACC相關累加模塊。信號以20. 46MHz采 樣頻率進入乒乓RAM緩存后以200MHz的速率進入FFT計算模塊進行碼相位并行搜索。搜 索后得到的相關峰譜進入累加模塊進行相干非相干累加后進行捕獲判決，得出判決結果和 碼相位位置信息。
[0020] 信號以20. 46MHz采樣頻率進入C0RACC相關累加模塊后，與本地偽碼進行相關操 作，得到的結果輸入到FFT計算模塊中進行傅里葉變換操作得到載波多普勒頻率信息。以 上整個過程由SCHCTL過程控制模塊進行協(xié)調(diào)，并輸出捕獲相關結果數(shù)據(jù)送至DATAPR0數(shù)據(jù) 處理模塊。
[0021] 系統(tǒng)隨時對外部跟蹤模塊輸出捕獲狀態(tài)信息，當捕獲狀態(tài)為已捕獲時，其它信號 有效。"當前相位"和"相位對齊信號"為兩種相位輸出方式："當前相位"指示了當前外部 輸入信號的相位；"零相位信號"指示了當前外部輸入信號在該時刻的相位為0,可以立即 進行跟蹤操作。
[0022] 由此實現(xiàn)優(yōu)化信號傳輸及運算流程，減少衛(wèi)星信號捕獲過程中的系統(tǒng)資源占有 率，減少延時等待，提高運算速度，提升信號捕獲的精準度及穩(wěn)定性。
【附圖說明】
[0023]圖1為本發(fā)明系統(tǒng)內(nèi)各模塊信號連接圖。
[0024] 圖2為本發(fā)明DDC下變頻模塊內(nèi)部結構圖。
[0025] 圖3為本發(fā)明NC0模塊結構框圖。
[0026] 圖4為本發(fā)明NC0波形示意圖。
[0027] 圖5為本發(fā)明PNGEN偽碼生成模塊的結構框圖。
[0028] 圖6為本發(fā)明SRL16e模塊結構示意圖。
[0029] 圖7為本發(fā)明基于SRL16e的PNGEN偽碼生成模塊發(fā)生器框圖。
[0030] 圖8為本發(fā)明FFT計算模塊內(nèi)部結構框圖。
[0031] 圖9為本發(fā)明FFT計算模塊計算流程圖。
[0032]圖10為本發(fā)明FFT計算模塊狀態(tài)轉移圖。
[0033] 圖11為本發(fā)明FFT蝶形運算示意圖。
[0034] 圖12為本發(fā)明四進制蝶形計算示意圖。
[0035] 圖13為本發(fā)明二進制蝶形計算示意圖。
[0036] 圖14為本發(fā)明流水線結構計算示意圖。
[0037] 圖15為本發(fā)明ACC累加模塊內(nèi)部結構框圖。
[0038] 圖16為本發(fā)明自動門限載噪比45dBHz，數(shù)據(jù)率1000bps時完成累加后相關譜圖。
[0039] 圖17為本發(fā)明自動門限模塊內(nèi)部結構框圖。
[0040]圖18為本發(fā)明捕獲判斷模塊內(nèi)部結構框圖。
[0041] 圖19為本發(fā)明捕獲判斷模塊捕獲門限選取示意圖。
[0042] 圖20為本發(fā)明FFTCARCAL并行載波搜索結果計算模塊內(nèi)部結構框圖。
[0043] 圖21為本發(fā)明SCHCTL過程控制模塊流程圖。
[0044] 圖22為本發(fā)明SCHCTL過程控制模塊狀態(tài)轉移圖。
[0045] 圖23為本發(fā)明中頻頻率掃描搜索示意圖。
[0046] 圖24為本發(fā)明FPGA異步復位邏輯。
[0047] 圖25為本發(fā)明FPGA同步復位邏輯。
【具體實施方式】
[0048] 下面結合附圖對本發(fā)明的【具體實施方式】做出簡要說明。