0052]圖2所示架構(gòu)另一主要優(yōu)勢是它通過向FPGA器件分配命令和測試模式生成功能來減少測試器處理器204上的處理負(fù)荷，其中每個(gè)DUT都有運(yùn)行特定于該DUT的測試程序的專用FPGA模塊。例如，實(shí)例化FPGA測試器塊210A被連接至DUT 220k,并運(yùn)行特定于DUT220A的測試程序。在這樣的配置中的硬件資源是按照以最少硬件共用支持個(gè)體DUT的形式設(shè)計(jì)的。這種“每DUT —測試器”的配置還允許在每個(gè)處理器處測試更多DUT及更多DUT并行測試。此外，在某些模式中FPGA能夠生成它們自己的命令和測試類型，對連接測試器處理器和其它硬件組件(包括FPGA器件、器件電源(DPS)、和DUT)的總線的帶寬要求也降低了。因此相比于在先配置，可同時(shí)測試更多DUT。
[0053]圖3根據(jù)本發(fā)明的實(shí)施例提供了現(xiàn)場模塊及其與系統(tǒng)控制器和DUT互連的更詳細(xì)的示意性框圖。參考圖3，在一個(gè)實(shí)施例中，ATE裝置的現(xiàn)場模塊可被機(jī)械地配置于測試器片(slice)340A-340N上，其中每個(gè)測試器片包括至少一個(gè)現(xiàn)場模塊。在某些典型的實(shí)施例中，每個(gè)測試器片可包括兩個(gè)現(xiàn)場模塊和兩個(gè)器件電源板。例如，圖3的測試器片340A包括現(xiàn)場模塊310A和310B以及器件電源板332A和332B。然而，對可被配置于測試器片上的器件電源板或現(xiàn)場模塊的數(shù)量沒有限制。測試器片340通過網(wǎng)絡(luò)交換機(jī)302被連接至系統(tǒng)控制器301。系統(tǒng)控制器301和網(wǎng)絡(luò)交換機(jī)302分別執(zhí)行與圖2中的元件201和202相同的功能。網(wǎng)絡(luò)交換機(jī)302可通過32位寬總線被連接至每個(gè)現(xiàn)場模塊。
[0054]器件電源板332A-332B中的每個(gè)可由現(xiàn)場模塊310A-310B中的一個(gè)來控制。在測試器處理器304上運(yùn)行的軟件可被配置為把器件電源分配給特定現(xiàn)場模塊。在一個(gè)實(shí)施例中，現(xiàn)場模塊310A-310B和器件電源332A-332B被配置為使用高速串行協(xié)議(例如，快速外設(shè)組件互連(PCIe)、串行AT附件(SATA)、或串行連接SCSI (SAS))相互通信。
[0055]在一個(gè)實(shí)施例中，如圖3所示，每個(gè)現(xiàn)場模塊被配置有兩個(gè)FPGA。圖3實(shí)施例中的FPGA 316和318中的每個(gè)由測試器處理器304控制并執(zhí)行與圖2中的FPGA 211A-211M相似的功能。測試器處理器304可利用8通道高速串行協(xié)議接口(比如，PCIe)與每個(gè)FPGA進(jìn)行通信，如圖3中由系統(tǒng)總線330和332所示的。在其它實(shí)施例中，測試器處理器304還可利用不同的高速串行協(xié)議(例如，串行AT附接(SATA)或串行連接SCSI (SAS))與FPGA進(jìn)行通?目。
[0056]FPGA 316和318分別被連接至存儲(chǔ)器模塊308和304，其中存儲(chǔ)器模塊執(zhí)行與圖2中的240Α-240Ν類似的功能。存儲(chǔ)器模塊與FPGA器件和測試器處理器304兩者相耦接，且可由FPGA器件和測試器處理器304兩者來控制。
[0057]FPGA 316和318可分別通過總線352和354連接至負(fù)荷板380上的DUT372A-372M。負(fù)荷板380是允許現(xiàn)場模塊端的通用高速連接的物理工具(harness)，該通用高速連接與用于在線352和線354上與DUT通信的協(xié)議無關(guān)。然而，在DUT端，需要設(shè)計(jì)負(fù)荷板從而具有特定于DUT正在使用的協(xié)議的連接器。
[0058]在本發(fā)明的一個(gè)實(shí)施例中，DUT 372A-372M被裝載在負(fù)荷板380上，負(fù)荷板380被置于用于測試的熱腔室390內(nèi)部。DUT 372A-372M和負(fù)荷板380從器件電源332A和332B獲取電量。
[0059]可連接至每個(gè)FPGA的DUT的數(shù)量取決于FPGA中的收發(fā)器的數(shù)量以及每個(gè)DUT所需的I/O通道的數(shù)量。在一個(gè)實(shí)施例中，F(xiàn)PGA 316和318可各自包括32個(gè)高速收發(fā)器，并且總線352和354可各自是32位寬，然而，可根據(jù)應(yīng)用實(shí)施更多或更少的數(shù)量和寬度。例如，如果每個(gè)DUT需要8個(gè)I/O通道，則在這樣的系統(tǒng)中只有4個(gè)DUT可連接至每個(gè)FPGA。
[0060]圖4是根據(jù)本發(fā)明的實(shí)施例的圖2的實(shí)例化FPGA測試器塊的詳細(xì)示意性框圖。
[0061]參考圖4，實(shí)例化FPGA測試器塊410通過PCIe上游端口 470連接至測試器處理器，并通過PCIe下游端口 480連接至DUT。
[0062]實(shí)例化FPGA塊410可包括協(xié)議引擎模塊430、邏輯塊模塊450、和硬件加速器塊440。硬件加速器塊440還可包括存儲(chǔ)器控制模塊444、比較器模塊446、分組構(gòu)建器模塊445、和算法模式生成器(APG)模塊443。
[0063]在一個(gè)實(shí)施例中，邏輯塊模塊450包括對來自測試器處理器的命令進(jìn)行解碼的解碼邏輯、把所有來自測試器處理器304的傳入命令和數(shù)據(jù)以及由FPGA器件生成的數(shù)據(jù)路由至適當(dāng)模塊的路由邏輯、和在實(shí)例化FPGA測試器塊410內(nèi)的各種通信路徑間進(jìn)行仲裁的仲裁邏輯。
[0064]在一個(gè)實(shí)現(xiàn)方式中，用于在測試器處理器和DUT之間通信的通信協(xié)議可有利地是可重新配置的。在這樣的實(shí)現(xiàn)方式中的通信協(xié)議引擎被直接編程于實(shí)例化FPGA測試器塊410的協(xié)議引擎模塊430內(nèi)。因此，實(shí)例化FPGA測試器塊410可被配置為以DUT所支持的任意協(xié)議與DUT通信。這有利地消除了對硬件總線適配卡的需求，且不需要替換協(xié)議專用硬件來測試具有不同協(xié)議支持的DUT。在一個(gè)實(shí)施例中，協(xié)議可以是高速串行協(xié)議，包括但不限于SATA、SAS或PCIe等。新的或經(jīng)修改的協(xié)議可以通過測試器處理器經(jīng)由從系統(tǒng)控制器進(jìn)行簡單的比特流下載而被下載并直接安裝在FPGA上，而無需任何種類的硬件交互。并且，如果新的協(xié)議被發(fā)布，則FPGA可經(jīng)由軟件下載而輕易地被配置有該協(xié)議。
[0065]在圖4中，如果耦接于PCIe下游端口 480的DUT是PCIe器件，則包含ECIe協(xié)議的實(shí)例的比特文件可通過PCIe上游端口 470被下載，并被安裝在協(xié)議引擎模塊430上。每個(gè)FPGA器件316或318可包括一個(gè)或多個(gè)實(shí)例化FPGA測試器模塊，并且因此包括一個(gè)或多個(gè)協(xié)議引擎模塊。任何一個(gè)FPGA器件能夠支持的協(xié)議引擎模塊的數(shù)量都只受FPGA的大小和門數(shù)限制。
[0066]在本發(fā)明的一個(gè)實(shí)施例中，在FPGA器件內(nèi)的每個(gè)協(xié)議引擎模塊都可被配置有不同的通信協(xié)議。因此，F(xiàn)PGA器件能夠被連接以測試多個(gè)DUT，每個(gè)DUT同時(shí)支持不同的通信協(xié)議?？商娲?，F(xiàn)PGA器件可被連接至支持多個(gè)協(xié)議的單個(gè)DUT并同時(shí)測試在器件上運(yùn)行的所有模塊。例如，如果FPGA被配置為運(yùn)行PCIe協(xié)議和SATA協(xié)議兩者，則它能夠被連接以測試支持PCIe和SATA協(xié)議兩者的DUT?；蛘撸贿B接以測試兩個(gè)不同的DUT，其中一個(gè)DUT支持PCIe協(xié)議而另一 DUT支持SATA協(xié)議。
[0067]圖4的硬件加速器塊440可被用于加快FPGA硬件上的某些功能，使其快于測試器處理器上的軟件中可能實(shí)現(xiàn)的速度。硬件加速器塊440可提供用于測試DUT的初始測試模式數(shù)據(jù)。它還可包含生成用于控制DUT的測試的某些命令的功能。加速器塊440使用算法模式生成器模塊443來生成測試模式數(shù)據(jù)。
[0068]硬件加速器塊440可使用比較器模塊446對從DUT讀取的數(shù)據(jù)和先前周期中寫入DUT的數(shù)據(jù)進(jìn)行比較。比較器模塊446包括向測試器處理器304標(biāo)記失配以識(shí)別不符合要求的器件的功能。更具體地說，比較器模塊446可包括保持追蹤失配并將失配傳輸至測試器處理器304的錯(cuò)誤計(jì)數(shù)器。
[0069]硬件加速器塊440可連接至本地存儲(chǔ)器模塊420。存儲(chǔ)器模塊420執(zhí)行與存儲(chǔ)器塊240A-240M中任意存儲(chǔ)器塊相似的功能。存儲(chǔ)器模塊420可受硬件加速器塊440和測試器處理器304兩者控制。測試器處理器304可控制本地存儲(chǔ)器模塊420并把初始測試模式數(shù)據(jù)寫入本地存儲(chǔ)器模塊420。
[0070]存儲(chǔ)器模塊420存儲(chǔ)將要寫入DUT的測試模式數(shù)據(jù)，并且硬件加速器塊440訪問存儲(chǔ)器模塊420以將所存儲(chǔ)的數(shù)據(jù)與寫入周期后從DUT讀取的數(shù)據(jù)進(jìn)行比較。本地存儲(chǔ)器模塊420還可用于記錄故障。存儲(chǔ)器模塊將存儲(chǔ)記錄測試期間DUT所經(jīng)歷的所有故障的日志文件。在一個(gè)實(shí)施例中，加速器塊440具有任何其它實(shí)例化FPGA測試器塊都不能訪問的專用本地存儲(chǔ)器模塊塊420。在另一實(shí)施例中，本地存儲(chǔ)器模塊塊420被與另一實(shí)例化FPGA測試器塊中的硬件加速器塊共用。
[0071]硬件加速器塊440還可包括存儲(chǔ)控制模塊444。存儲(chǔ)控制模塊444與存儲(chǔ)器模塊420交互，并且控制對存儲(chǔ)器模塊420的讀取和寫入訪問。
[0072]最后，硬件加速器塊440包括分組構(gòu)建器模塊445。硬件加速器塊在某些模式中使用分組構(gòu)建器模塊以構(gòu)造要被寫出到DUT的分組，該分組包括頭部/命令數(shù)據(jù)和測試模式數(shù)據(jù)。
[0073]在某些實(shí)施例中，硬件加速器塊440可由測試器處理器304編程以在若干硬件加速模式中的一個(gè)模式下運(yùn)行。在旁路模式中，硬件加速器被繞開，并且命令和測試數(shù)據(jù)由測試器處理器304直接通過路徑472發(fā)送至DUT。在硬件加速器模式生成器模式下，測試模式數(shù)據(jù)由APG模塊443生成，而命令由測試器處理器304生成。測試分組通過路徑474被傳送至DUT。在硬件加速器存儲(chǔ)器模式下，測試模式數(shù)據(jù)從本地存儲(chǔ)器模塊420存取，而命令由測試器處理器304生成。測試模式數(shù)據(jù)通過路徑476被傳送至DUT。需要路由邏輯482在路徑472、474和476之間進(jìn)行仲裁以控制數(shù)據(jù)到DUT的流動(dòng)。
[0074]現(xiàn)場模塊可包括通用連接器481。因?yàn)閰f(xié)議引擎模塊430可被配置為運(yùn)行任意數(shù)量的各種通信協(xié)議，所以在現(xiàn)場模塊上需要通用高速連接器481。因此，如果在協(xié)議引擎模塊430實(shí)施的協(xié)議需要被改變，則不需要在現(xiàn)場模塊上進(jìn)行伴隨的物理修改?，F(xiàn)場模塊利用負(fù)荷板380連接至DUT，負(fù)荷板380可在現(xiàn)場模塊端連接至通用連接器，但是對于正在DUT端實(shí)施的協(xié)議是特定的。支持不同通信協(xié)議的DUT將需要不同的配置。因此，如果協(xié)議被重新編程以適應(yīng)需要不同配置的DUT，則負(fù)荷板需要被斷開并替換。
[0075]圖5根據(jù)本發(fā)明的實(shí)施例描述了測試DUT的示例過程的流程圖500。然而，該本發(fā)明不限于流程圖500所提供的說明。確切地說，對相關(guān)領(lǐng)域的技術(shù)人員而言通過本文提供的教導(dǎo)將清楚地得出落在本發(fā)明范圍和精神內(nèi)的其它功能流程。
[0076]將繼續(xù)參考上文參考圖2、3和4所述的實(shí)施例來描述流程圖500，然而該方法并不限于這些實(shí)施例。
[0077]現(xiàn)參考圖5，在塊502處，用戶初始化設(shè)置并把測試程序載入系統(tǒng)控制器中。初始化設(shè)置可包括從將被配置在ATE裝置200中的FPGA器件上的可用的協(xié)議的庫中選擇一個(gè)或多個(gè)協(xié)議。這些協(xié)議在系統(tǒng)控制器301被緩存為文件，并可作為比特文件被下載到FPGA上。用戶可以通過圖形用戶界面從可用的版本的列表中