一種相控陣?yán)走_的波束控制與信號處理集成卡板的制作方法
【技術(shù)領(lǐng)域】
[0001]本實用新型涉及雷達領(lǐng)域，具體涉及一種相控陣?yán)走_的波束控制與基帶信號處理集成卡板。
【背景技術(shù)】
[0002]相控陣?yán)走_是一種體制先進的雷達，包括陣列天線、收發(fā)模塊、上下變頻器、基帶收發(fā)處理模塊、數(shù)字信號處理和終端控制顯示等多個子系統(tǒng)。相控陣?yán)走_的特點是其天線由多個小型天線排列而成，小型天線在雷達系統(tǒng)工作的時候保持不動或者只按一個方向來轉(zhuǎn)動，通過電子控制的方法來實現(xiàn)雷達波束的轉(zhuǎn)動。波束控制的工作原理是通過改變小型天線之間波束的相位關(guān)系來實現(xiàn)波束的轉(zhuǎn)動，具體實現(xiàn)方式就是通過數(shù)字控制電路控制收發(fā)模塊上面的移相器來改變小型天線之間相位，從而實現(xiàn)波束的轉(zhuǎn)動。雷達的工作時間都在微秒級別，因此，需要特殊的高速數(shù)字控制電路來完成波束控制。
[0003]傳統(tǒng)的相控陣?yán)走_方案都是采用多卡聯(lián)合的模式來實現(xiàn)雷達控制，雷達基帶信號的收發(fā)和信號處理，也就是說，一塊專用卡板來實現(xiàn)相控陣?yán)走_的數(shù)字控制電路，一塊專用板卡來進行雷達基帶信號采樣，一塊專用板卡來進行雷達信號處理，一塊專用板卡用來把處理完的數(shù)據(jù)發(fā)送到上位進行進一步的顯示。這種做法的好處是每塊板子都可以獨立設(shè)計，滿足相控陣?yán)走_在雷達控制，信號采集和數(shù)據(jù)處理上面的不同要求，缺點是設(shè)計復(fù)雜，板卡多，集成度低，這樣板卡之間的速度也無法做到3.125GHz以上。同時因為系統(tǒng)集成度低，一旦發(fā)生故障，排錯的時間非常長。而且集成度低也帶來體積龐大，成本高，耗電量高的惡果。
[0004]綜上所述，提供一種集成度高且速度快的卡板，是亟待解決的問題。

【發(fā)明內(nèi)容】

[0005]為了克服上述現(xiàn)有技術(shù)的不足，本實用新型提供了一種利用一塊大型FPGA芯片來同時進行相控陣?yán)走_的波束控制與信號處理，具有集成度高和大幅提高速度等好處的相控陣?yán)走_的波束控制與信號處理集成卡板。
[0006]為了實現(xiàn)上述目的，本實用新型采用的技術(shù)方案是:
[0007]—種相控陣?yán)走_的波束控制與信號處理集成卡板，其特征在于:包括一 PCB板，所述PCB板上設(shè)置有第一FPGA芯片、第一、第二組專用接口、時鐘模塊和射頻控制與通信模塊，所述第一 FPGA芯片通過射頻控制與通信模塊連接相控陣?yán)走_的收發(fā)模塊，所述時鐘模塊與第一FPGA芯片連接，所述第一組專用接口與射頻控制與通信模塊連接，第一FPGA芯片通過第二組專用接口與上位機相連。
[0008]進一步，一種相控陣?yán)走_的波束控制與信號處理集成卡板，還包括第二FPGA芯片，所述第一 FPGA芯片通過所述第二 FPGA芯片連接上位機，所述時鐘模塊與第二 FPGA芯片連接。
[0009]進一步，所述第一 FPGA芯片和第二 FPGA芯片之間通過高速串行總線連接。
[0010]進一步，所述第二 FPGA芯片包括四個DDR3芯片。
[0011 ]進一步，一種相控陣?yán)走_的波束控制與信號處理集成卡板，還包括FPGA夾層卡，所述第一 FPGA芯片通過FPGA夾層卡與相控陣?yán)走_的收發(fā)模塊連接。
[0012]進一步，所述FPGA夾層卡設(shè)置有兩個。
[0013]進一步，所述射頻控制與通信模塊為64路射頻控制與通信電路。
[0014]進一步，所述時鐘模塊包括一時鐘扇出芯片和一信號緩沖芯片。
[0015]進一步，所述第一FPGA芯片與相控陣?yán)走_的收發(fā)模塊之間和與上位機之間的接口為XAUI接口。
[0016]進一步，所述第一組專用接口包括第一專用接口，第二專用接口和第三專用接口，所述第二組第專用接口包括第四專用接口和第五專用接口。
[0017]本實用新型的有益效果是:一種相控陣?yán)走_的波束控制與信號處理集成卡板，通過集成相控陣?yán)走_的多個功能模塊，并加強系統(tǒng)的同步性處理，使得通信速度大幅度提高，突破了一般高速軍用接口Rapid1 3.125Gbps的上限，同時，波束控制與信號處理集成卡板的體積要小于傳統(tǒng)相控陣?yán)走_控制部分的體積，降低了運維成本和耗電量。
【附圖說明】
[0018]下面結(jié)合附圖和具體實施例對本實用新型作進一步說明:
[0019]圖1為本實用新型的集成卡板的模塊示意圖；
[0020]圖2為本實用新型的集成卡板的PCB板布局示意圖。
【具體實施方式】
[0021 ]下面結(jié)合附圖對本實用新型做進一步詳細說明:
[0022]參照附圖1和附圖2，本實用新型提出一種相控陣?yán)走_的波束控制與信號處理集成卡板，包括一PCB板，所述PCB板上設(shè)置有第一FPGA芯片1、第一、第二組專用接口、時鐘模塊2和射頻控制與通信模塊3，所述第一 FPGA芯片I通過射頻控制與通信模塊3連接相控陣?yán)走_的收發(fā)模塊，所述時鐘模塊2與第一FPGA芯片I連接，第一組專用接口與射頻控制與通信模塊3連接，第一FPGA芯片I通過第二組專用接口與上位機相連。第一組專用接口包括第一專用接口601，第二專用接口 602和第三專用接口603，用于第一FPGA芯片I和射頻控制與通信模塊3的實際連接，負責(zé)把第一 FPGA芯片I的波束控制信號(數(shù)字信號)傳輸給相控陣?yán)走_，其連接速度達到了 5Gbps;第二組專用接口包括第四專用接口 600和第五專用接口 604，負責(zé)第一 FPGA芯片I和上位機之間的實際連接，運行速度為3.125Gbps。另一方面，集成卡板還可包括第二 FPGA芯片4，所述第一 FPGA芯片I通過所述第二 FPGA芯片4連接上位機，所述時鐘模塊2與第二FPGA芯片4連接，第二FPGA芯片4包括四個DDR3芯片，第一FPGA芯片I和第二FPGA芯片4之間通過高速串行總線連接。第一 FPGA芯片I負責(zé)相控陣?yán)走_的控制、基帶信號的收發(fā)和信號處理，第一 FPGA芯片I集成了傳統(tǒng)雷達控制和數(shù)據(jù)處理系統(tǒng)等各種功能卡板;而第二 FPGA芯片4則負責(zé)第一 FPGA芯片I與上位機通信。使用大容量的主FPGA芯片，將第二 FGA芯片4的所有顯不功能集成在容量更大的主FPGA芯片上