本發(fā)明涉及一種仿真通訊方法和裝置，具體涉及基于Aurora協(xié)議的電磁暫態(tài)實(shí)時仿真通訊方法和裝置。

背景技術(shù)：

由于電力系統(tǒng)運(yùn)行的連續(xù)性，要求所有電力系統(tǒng)設(shè)備在運(yùn)行前進(jìn)行完備的測試才能接入系統(tǒng)；尚且無法為接入的設(shè)備提供運(yùn)行測試環(huán)境。

而電力系統(tǒng)實(shí)時數(shù)字仿真系統(tǒng)能夠?qū)崟r模擬電力系統(tǒng)的各種運(yùn)行工況，重復(fù)性強(qiáng)，可用于電力系統(tǒng)設(shè)備的各種測試和運(yùn)行監(jiān)測，并獲得了廣泛應(yīng)用。

基于FPGA的小步長仿真系統(tǒng)把成熟的電磁暫態(tài)仿真系統(tǒng)簡化到FPGA芯片上運(yùn)行，使得系統(tǒng)仿真能力大大提升；同時，隨著FPGA芯片的計(jì)算頻率的提升，電磁暫態(tài)的仿真步長提升到1微秒甚至更小的仿真尺度，為精確模擬電力系統(tǒng)的各種運(yùn)行工況和暫態(tài)響應(yīng)提供了可能。

FPGA電磁暫態(tài)仿真精度需要進(jìn)行雙精度浮點(diǎn)運(yùn)算，而相對雙精度64位的浮點(diǎn)計(jì)算對FPGA的計(jì)算和存儲的空間提出了更高的要求。目前市場上最先進(jìn)的FPGA是Xilinx的V7系列的FPGA，以XC7V690T為例，它含有477,760個(Logical Cell Block),34,380kb的存儲空間，1920個DSP計(jì)算單元。FPGA的優(yōu)勢在于計(jì)算DSP和Logical Cell，同時它34MB左右的存儲空間限制了FPGA的計(jì)算功能。

針對FPGA的資源限制，理想的解決方案是采用服務(wù)器后平臺支持。具體來說就是通過服務(wù)器平臺的可擴(kuò)展資源，實(shí)現(xiàn)FPGA仿真的快速數(shù)據(jù)交互、數(shù)據(jù)處理和數(shù)據(jù)存儲。

這種后平臺支持方案中需要提供高帶寬的數(shù)據(jù)通訊方案。帶寬與傳輸?shù)臄?shù)據(jù)量的個數(shù)的關(guān)系必須滿足以下公式：

$n=\mathrm{P\Δt}\frac{1}{\mathrm{DL}}$

上式中，P表示帶寬，DL表示數(shù)據(jù)長度，雙精度浮點(diǎn)數(shù)的數(shù)據(jù)長度為64位。Δt表示FPGA的仿真步長。

然而基于TCP/IP的傳統(tǒng)通訊協(xié)議方案僅支持帶寬為1000Mb/s，帶寬和延遲并不穩(wěn)定，特別是當(dāng)FPGA的計(jì)算仿真步長下降到1-2微秒的尺度甚至更低時，不但無法滿足FPGA平臺仿真需要；而且對于其他的高速通訊方案也存在著帶寬限制和傳輸穩(wěn)定性的不足。

技術(shù)實(shí)現(xiàn)要素：

針對現(xiàn)有技術(shù)的不足，本發(fā)明提出基于Aurora協(xié)議的電磁暫態(tài)實(shí)時仿真通訊方法和裝置， 分別針對物理層通信和功能層通信制定通訊方案，有效解決了通訊問題，增加了傳輸帶寬和數(shù)據(jù)傳輸?shù)姆€(wěn)定性。

本發(fā)明的目的是采用下述技術(shù)方案實(shí)現(xiàn)的：

基于Aurora協(xié)議的電磁暫態(tài)實(shí)時仿真通訊方法，由物理層通訊和功能層通訊組成；

所述物理層通訊包括：確定FPGA電磁暫態(tài)實(shí)時仿真的高速Aurora通訊協(xié)議格式；

動態(tài)綁定獨(dú)占端口；

所述功能層通訊包括：制定連續(xù)尋址的數(shù)據(jù)塊；

直接訪問FPGA的BlOCK RAM。

優(yōu)選的，所述高速Aurora通訊協(xié)議格式包括，光纖通訊數(shù)據(jù)幀的有效識別位為32位、保留位為16位、有效長度標(biāo)志位為16位、時間戳為64位和有效數(shù)據(jù)小于2000位。

優(yōu)選的，所述動態(tài)綁定獨(dú)占端口包括，將CPU的任一核進(jìn)程綁定至光纖端口上，通過DMA映射將光纖通訊數(shù)據(jù)傳輸?shù)紻MA地址空間中。

優(yōu)選的，所述數(shù)據(jù)塊包括起始地址、數(shù)據(jù)類型、有效數(shù)據(jù)長度和打包方式。

進(jìn)一步地，所述數(shù)據(jù)塊連續(xù)存放于FPGA內(nèi)存中，通過光纖通道使得光纖端口直接控制總線。

基于Aurora協(xié)議的電磁暫態(tài)實(shí)時仿真通訊裝置，所述系統(tǒng)包括，第一通訊模塊和第二通訊模塊；

其中，所述第一通訊模塊用于確定FPGA電磁暫態(tài)實(shí)時仿真的高速Aurora通訊協(xié)議格式和動態(tài)綁定獨(dú)占端口；

所述第二通訊模塊用于制定連續(xù)尋址的數(shù)據(jù)塊，并直接訪問FPGA的BlOCK RAM。

優(yōu)選的，所述第一通信模塊包括，第一通信單元，用于光纖通訊數(shù)據(jù)幀的有效識別位為32位、保留位為16位、有效長度標(biāo)志位為16位、時間戳為64位和有效數(shù)據(jù)小于2000位。

優(yōu)選的，所述第一通信模塊還包括，第二通信單元，用于將CPU的任一核進(jìn)程綁定至光纖端口上，通過DMA映射將光纖通訊數(shù)據(jù)傳輸?shù)紻MA地址空間中。

優(yōu)選的，所述第二通信模塊包括，第三通信單元，用于將數(shù)據(jù)塊連續(xù)存放于FPGA內(nèi)存中，通過光纖通道使得光纖端口直接控制總線。

與最接近的現(xiàn)有技術(shù)比，本發(fā)明達(dá)到的有益效果是：

1.本發(fā)明對于物理層通訊技術(shù)，提供了適合FPGA電磁暫態(tài)實(shí)時仿真的基于高速Aurora通訊協(xié)議的物理層通訊協(xié)議；其通訊協(xié)議簡化了中斷和應(yīng)答的操作，采用通道獨(dú)占式點(diǎn)對點(diǎn)通訊方案，簡化了數(shù)據(jù)格式，默認(rèn)為16位整形數(shù)傳遞；設(shè)計(jì)了獨(dú)特的幀格式結(jié)構(gòu)，適用于 FPGA電磁暫態(tài)仿真的應(yīng)用場景，對一個數(shù)據(jù)幀的長度的進(jìn)行了優(yōu)化，大大提高了通訊效率。

針對物理層的通訊技術(shù)開發(fā)了實(shí)時調(diào)用機(jī)制，采用高效的綁定式通訊調(diào)用方式，在服務(wù)器運(yùn)行過程中，動態(tài)的綁定、解綁光纖通道，有效的避免了由于CPU進(jìn)程的占用和鎖死導(dǎo)致的實(shí)時通訊的中斷問題。

2.對于功能層通訊技術(shù)，本發(fā)明定義了數(shù)據(jù)塊通訊方法，使得通訊協(xié)議通過地址直接選址到FPGA的存儲區(qū)中，是一種非常高效的訪問方式。

附圖說明

圖1為Aurora協(xié)議的電磁暫態(tài)實(shí)時仿真通訊中物理層通訊方法流程圖；

圖2為Aurora協(xié)議的電磁暫態(tài)實(shí)時仿真通訊中功能層通訊方法流程圖；

圖3為FPGA電磁暫態(tài)實(shí)時仿真的數(shù)據(jù)通訊幀結(jié)構(gòu)示意圖。

具體實(shí)施方式

下面結(jié)合附圖對本發(fā)明的具體實(shí)施方式作進(jìn)一步的詳細(xì)說明。

結(jié)合圖1和圖2所示，基于Aurora協(xié)議的電磁暫態(tài)實(shí)時仿真通訊方法，由物理層通訊和功能層通訊組成，所述物理層通訊包括：確定FPGA電磁暫態(tài)實(shí)時仿真的高速Aurora通訊協(xié)議格式；

動態(tài)綁定獨(dú)占端口；

所述功能層通訊包括：制定連續(xù)尋址的數(shù)據(jù)塊；

直接訪問FPGA的BlOCK RAM。

所述高速Aurora通訊協(xié)議格式包括，光纖通訊數(shù)據(jù)幀的有效識別位為32位、保留位為16位、有效長度標(biāo)志位為16位、時間戳為64位和有效數(shù)據(jù)小于2000位。

所述動態(tài)綁定獨(dú)占端口包括，將CPU的任一核進(jìn)程綁定至光纖端口上，通過DMA映射將光纖通訊數(shù)據(jù)傳輸?shù)紻MA地址空間中。

所述數(shù)據(jù)塊包括起始地址、數(shù)據(jù)類型、有效數(shù)據(jù)長度和打包方式。

如圖3所示，所述數(shù)據(jù)塊連續(xù)存放于FPGA內(nèi)存中，通過光纖通道使得光纖端口直接控制總線。

基于Aurora協(xié)議的電磁暫態(tài)實(shí)時仿真通訊裝置，所述裝置包括，第一通訊模塊和第二通訊模塊；

其中，所述第一通訊模塊用于確定FPGA電磁暫態(tài)實(shí)時仿真的高速Aurora通訊協(xié)議格式和動態(tài)綁定獨(dú)占端口；

所述第二通訊模塊用于制定連續(xù)尋址的數(shù)據(jù)塊，并直接訪問FPGA的BlOCK RAM。

所述第一通信模塊包括，第一通信單元，用于光纖通訊數(shù)據(jù)幀的有效識別位為32位、保留位為16位、有效長度標(biāo)志位為16位、時間戳為64位和有效數(shù)據(jù)小于2000位。

所述第一通信模塊還包括，第二通信單元，用于將CPU的任一核進(jìn)程綁定至光纖端口上，通過DMA映射將光纖通訊數(shù)據(jù)傳輸?shù)紻MA地址空間中。

所述第二通信模塊包括，第三通信單元，用于將數(shù)據(jù)塊連續(xù)存放于FPGA內(nèi)存中，通過光纖通道使得光纖端口直接控制總線。

最后應(yīng)當(dāng)說明的是：以上實(shí)施例僅用以說明本發(fā)明的技術(shù)方案而非對其限制，盡管參照上述實(shí)施例對本發(fā)明進(jìn)行了詳細(xì)的說明，所屬領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解：依然可以對本發(fā)明的具體實(shí)施方式進(jìn)行修改或者等同替換，而未脫離本發(fā)明精神和范圍的任何修改或者等同替換，其均應(yīng)涵蓋在本發(fā)明的權(quán)利要求范圍當(dāng)中。