本實用新型屬于配電自動化中同步時鐘的智能輸出板，更具體涉及一種有返校的1PPS信號模件。

背景技術：

1PPS的英文全稱1Pulse Per Second，中文解釋秒脈沖，不包含秒及秒以上時刻信息，只包含秒以下時刻信息，其上升沿為每秒的開始，精度高達100ns。在電網系統(tǒng)中，由于1PPS授時精度高，使用被動點時，實用性強，因此得到廣泛應用。電網系統(tǒng)需要精確的時間，因為電網的運行、事故系統(tǒng)性分析需要根據事件發(fā)生的先后順序進行分析，所以電網中裝置每次動作都需要打上時間戳。但是在實際運行環(huán)境里，由于傳輸材料的差異以及傳輸路徑距離不同從而導致各個授時設備的時間不統(tǒng)一，達不到國網標準規(guī)范對1PPS要求的1us時間精度。傳統(tǒng)的1PPS信號模件只有輸出端口，沒有接收端口，因此僅僅只能保證模件輸出口的時間精度，無法保證到達被授時設備的對時精度。

技術實現要素：

為了解決上述一個或多個技術問題，本實用新型提供一種有返校的1PPS信號模件。

本實用新型的技術方案如下：

一種有返校的1PPS信號模件，包括FPGA芯片和多模光纖頭，多模光纖頭包括多模光纖發(fā)送頭和多模光纖接收頭，FPGA芯片分別與多模光纖發(fā)送頭和和多模光纖接收頭連接，FPGA芯片與EPT端子連接，

所述FPGA芯片包括相位比較模塊、延遲補償模塊、運行狀態(tài)模塊、UART模塊以及第一I/O接口、第二I/O接口、第三I/O接口和第四I/O接口，所述多模光纖發(fā)送頭通過第二I/O接口和相位比較模塊連接，所述相位比較模塊分別和延遲補償模塊和運行狀態(tài)模塊連接，所述延遲補償模塊通過第一I/O接口和輸入1PPS信號的總線連接，所述延遲補償模塊與第四I/O接口連接，所述運行狀態(tài)模塊和UART模塊連接，所述UART模塊通過第三I/O接口與EPT端子連接。

其有益效果為：信號流經路徑為：EPT端子接收到來自同步時鐘裝置CPU板的基準時間信號后，將基準時間信號傳輸給FPGA芯片；EPT端子同時接收FPGA芯片的運行狀態(tài)信息，將此信息傳送給同步時鐘裝置的CPU板。FPGA芯片接收到基準時間信號后，對多模光纖發(fā)送頭的發(fā)送基準時間信號，多模光纖發(fā)送頭將基準時間信號由TTL電平轉換光信號后，并向外發(fā)送基準時間信號?；鶞蕰r間信號通過通訊光纖線到達被授時設備，經過被授時設備放大后放回到模件中的多模光纖接收頭，多模光纖接收頭將基準信號由光信號轉換為TTL電平，并返回到FPGA芯片，FPGA芯片對返校信號進行處理計算，得出路徑延遲。

FPGA芯片對返校信號的處理流程為：從被授時裝置返回的1PPS信號經過光纖傳輸，輸入到多模光纖接收頭，多模光纖接收頭將光信號變?yōu)門TL電平信號，通過FPGA芯片的第二I/O接口得到“輸出返校1PPS”，相位比較模塊對“輸出返校1PPS”和總線通過第二I/O接口輸入的“總線輸入1PPS”進行1PPS相位比較，獲得返回1PPS信號的“1PPS偏移值”。延遲補償模塊根據“1PPS偏移值”對總線通過第一I/O接口輸入的“總線輸入1PPS信號”進行輸出路徑補償，經過修正補償后的1PPS信號通過第四I/O接口輸出。運行狀態(tài)模塊根據“1PPS偏移值”計算出傳輸路徑延遲以及模件的運行狀態(tài)，這些信息經過UART模塊進行并串轉換后，通過第三I/O接口輸出，上傳給同步時鐘裝置的CPU模件。

本實用新型對信號具有返校功能，保證到達被授時信號的時間準確度。

在一些實施方式中，還包括電源模塊，電源模塊分別與FPGA芯片和多模光纖頭連接。

其有益效果為：電源負責供電，電源模塊的控制芯片為MAX1951，輸入電壓DC24V，經過DC-DC電路產生DC3.3V和DC5V，DC3.3V為FPGA芯片供電；DC5V為多模光纖頭供電。

在一些實施方式中，FPGA芯片、多模光纖頭和電源模塊均設置在模件本體上，模件本體上開設有安裝孔。

其有益效果為：通過安裝孔安裝用于和機箱連接的安裝塊。

附圖說明

圖1是本實用新型一實施方式的一種有返校的1PPS信號模件的結構示意圖；

圖2是本實用新型一實施方式的一種有返校的1PPS信號模件的FPGA芯片的示意圖。

圖中數字所表示的相應部件的名稱：

1.FPGA芯片、10.運行狀態(tài)模塊、11.相位比較模塊、12.延遲補償模塊、13.UART模塊、14.第一I/O接口、15.第二I/O接口、16.第三I/O接口、17.第四I/O接口、2.多模光纖頭、21.多模光纖發(fā)送頭、22.多模光纖接收頭、3.EPT端子、4.電源模塊、5.模件本體、51.安裝孔。

具體實施方式

如圖1-2所示，本實用新型提供一種有返校的1PPS信號模件，包括FPGA芯片1和多模光纖頭2。多模光纖頭2包括多模光纖發(fā)送頭21和多模光纖接收頭22。FPGA芯片1分別與多模光纖發(fā)送頭21和和多模光纖接收頭22連接。FPGA芯片1與EPT端子3連接。

FPGA芯片包括相位比較模塊、延遲補償模塊、運行狀態(tài)模塊、UART模塊以及第一I/O接口、第二I/O接口、第三I/O接口和第四I/O接口。多模光纖發(fā)送頭通過第二I/O接口和相位比較模塊連接。相位比較模塊分別和延遲補償模塊和運行狀態(tài)模塊連接。延遲補償模塊通過第一I/O接口和輸入1PPS信號的總線連接。延遲補償模塊與第四I/O接口連接。運行狀態(tài)模塊和UART模塊連接。UART模塊通過第三I/O接口與EPT端子連接。

信號流經路徑為：EPT端子3接收到來自同步時鐘裝置CPU板的基準時間信號后，將基準時間信號傳輸給FPGA芯片1；EPT端子3同時接收FPGA芯片1的運行狀態(tài)信息，將此信息傳送給同步時鐘裝置的CPU板。FPGA芯片1接收到基準時間信號后，對多模光纖發(fā)送頭21的發(fā)送基準時間信號，多模光纖發(fā)送頭21將基準時間信號由TTL電平轉換光信號后，并向外發(fā)送基準時間信號?；鶞蕰r間信號通過通訊光纖線到達被授時設備，經過被授時設備放大后放回到模件中的多模光纖接收頭22，多模光纖接收頭22將基準信號由光信號轉換為TTL電平，并返回到FPGA芯片1，FPGA芯片1對返校信號進行處理計算，得出路徑延遲。

FPGA芯片對返校信號的處理流程為：從被授時裝置返回的1PPS信號經過光纖傳輸，輸入到多模光纖接收頭22，多模光纖接收頭22將光信號變?yōu)門TL電平信號，通過FPGA芯片1的第二I/O接口15得到“輸出返校1PPS”，相位比較模塊11對“輸出返校1PPS”和總線通過第二I/O接口輸入的“總線輸入1PPS”進行1PPS相位比較，獲得返回1PPS信號的“1PPS偏移值”。延遲補償模塊12根據“1PPS偏移值”對總線通過第一I/O接口輸入的“總線輸入1PPS信號”進行輸出路徑補償，經過修正補償后的1PPS信號通過第四I/O接口17輸出。運行狀態(tài)模塊10根據“1PPS偏移值”計算出傳輸路徑延遲以及模件的運行狀態(tài)，這些信息經過UART模塊13進行并串轉換后，通過第三I/O接口16輸出，上傳給同步時鐘裝置的CPU模件。

在本實施方式中，還包括電源模塊4，電源模塊4分別與FPGA芯片1和多模光纖頭2連接。電源模塊負責供電，電源模塊的控制芯片為MAX1951，輸入電壓DC24V，經過DC-DC電路產生DC3.3V和DC5V，DC3.3V為FPGA芯片1供電；DC5V為多模光纖頭2供電。FPGA芯片1、多模光纖頭2和電源模塊4均設置在模件本體5上，模件本體5上開設有安裝孔51。通過安裝孔51安裝用于和機箱連接的安裝塊。

以上所述的僅是本實用新型一種有返校的1PPS信號模件的一些實施方式，對于本領域普通技術人員來講，在不付出創(chuàng)造性勞動的前提下，還可以做出若干變形和改進，這些都屬于本實用新型的保護范圍。