本發(fā)明涉及信號觸發(fā)，尤其是一種多通道同步觸發(fā)卡系統(tǒng)。

背景技術(shù)：

1、在核聚變反應堆中，觸發(fā)卡系統(tǒng)將發(fā)揮關(guān)鍵作用。觸發(fā)卡系統(tǒng)負責接收來自反應堆控制中心的觸發(fā)指令,并快速、可靠地執(zhí)行相應的操作,如啟動聚變反應、調(diào)整磁場強度、開啟冷卻系統(tǒng)等。這些關(guān)鍵操作的及時、準確執(zhí)行對于保障核聚變反應堆的安全運行至關(guān)重要。

2、傳統(tǒng)的觸發(fā)卡系統(tǒng)通常采用專用的硬件電路實現(xiàn)，具有反應速度快、結(jié)構(gòu)簡單的優(yōu)點。但這種純硬件電路方案也存在一些明顯的缺陷，它無法與主控系統(tǒng)實現(xiàn)深度集成和協(xié)同工作，靈活性和擴展性較差。其次，隨著未來核聚變反應堆功能和結(jié)構(gòu)的不斷復雜化，觸發(fā)卡所需執(zhí)行的操作也越來越多，導致硬件電路越來越復雜，設計和調(diào)試難度大大增加。此外，純硬件電路的可靠性和可維護性也成為一大挑戰(zhàn)，一旦出現(xiàn)故障往往需要人工介入，維修成本高昂。

3、為了克服上述純硬件電路方案的缺陷，核聚變領(lǐng)域開始采用基于fpga的混合觸發(fā)卡技術(shù)。fpga(現(xiàn)場可編程門陣列)是一種可編程的半導體設備，具有靈活的硬件結(jié)構(gòu)和強大的算力，能夠?qū)崿F(xiàn)復雜的邏輯功能和信號處理。但是，基于fpga的觸發(fā)卡技術(shù)也面臨著一些新的挑戰(zhàn)。首先，如何在fpga上高效設計和調(diào)試復雜的硬件邏輯，確保其功能正確和性能優(yōu)異。其次，如何實現(xiàn)fpga內(nèi)部硬件電路與邏輯的高效協(xié)同，避免性能瓶頸和資源沖突。再次，如何確保整個觸發(fā)卡系統(tǒng)的可靠性和可維護性，滿足反應堆苛刻的工作環(huán)境要求。

4、因此。如何設計一種集成硬件電路和fpga邏輯于一體的觸發(fā)卡系統(tǒng)，以滿足未來核聚變反應堆對觸發(fā)系統(tǒng)的高性能、高可靠性和高可擴展性要求，已經(jīng)成為核聚變技術(shù)領(lǐng)域的一個重要研究方向。

技術(shù)實現(xiàn)思路

1、本發(fā)明的目的是針對現(xiàn)有技術(shù)的不足而提出的一種多通道同步觸發(fā)卡系統(tǒng)，采用觸發(fā)源輸入模塊與信號處理模塊、輸出模塊和上位機交互模塊組成的觸發(fā)卡系統(tǒng)，實現(xiàn)給定觸發(fā)源的情況下，輸出160路信號通道的同步觸發(fā)。該系統(tǒng)集成了高性能的硬件觸發(fā)電路和靈活可編程的邏輯，能夠在給定觸發(fā)源的情況下，實現(xiàn)輸出160路信號通道的同步觸發(fā)，滿足未來核聚變反應堆對觸發(fā)系統(tǒng)的苛刻需求。基于fpga的混合觸發(fā)卡系統(tǒng)，具有高精度、高可靠性和低延遲的特點，裝置配備上位機控制界面，可通過串口設置和監(jiān)控各通道狀態(tài)，適用于各種需要多通道同步觸發(fā)的應用場景。

2、實現(xiàn)本發(fā)明的目的具體技術(shù)方案是：一種多通道同步觸發(fā)卡系統(tǒng)，其特點是采用基于fpga的混合觸發(fā)卡系統(tǒng)，其包括：觸發(fā)源輸入模塊、信號處理模塊、輸出模塊和上位機交互模塊，所述觸發(fā)源輸入模塊接收外部觸發(fā)信號，并將信號傳遞給信號處理模塊；所述信號處理模塊對輸入的觸發(fā)信號進行處理和分配，確保每個輸出通道在預定的時間點上同步觸發(fā)；所述輸出模塊將處理后的信號輸出到相應的通道，以實現(xiàn)160路信號的同步觸發(fā)；所述上位機交互模塊與fpga通信，上位機控制終端可通過串口實時查詢各通道的使用狀態(tài)及設置參數(shù)，支持分組分板發(fā)送信號，用于為不同設備同時提供穩(wěn)定的多路同步觸發(fā)，對各通道信號的脈寬和相位進行直觀調(diào)整。

3、所述信號處理模塊由fpga編程實現(xiàn)，包括：數(shù)據(jù)接收處理單元、同步控制單元、信號分配單元、參數(shù)查詢單元、通道關(guān)閉單元及l(fā)ed指示燈單元的處理。

4、所述數(shù)據(jù)接收處理單元采用uart協(xié)議，用于接收上位機下發(fā)的指令，并解析出所需數(shù)據(jù)。該單元包含數(shù)據(jù)接收單元、數(shù)據(jù)解碼單元和數(shù)據(jù)處理單元，所述數(shù)據(jù)接收單元可接收上位機下發(fā)的指令，并解析出所需格式。該單元采用uart協(xié)議，波特率為115200，數(shù)據(jù)位8位，無校驗位，停止位1位，接收上位機下發(fā)的幀指令數(shù)據(jù)并準確存儲。幀指令格式以ascii碼形式傳輸，設置幀長度為13個字符,?數(shù)據(jù)采用科學計數(shù)法表示。輸出通道共160個，通道指令分組發(fā)送，每組40個通道，每組指令發(fā)送前后增加起始幀字符*和結(jié)束幀字符（回車），單通道數(shù)據(jù)幀格式如下表1所示：

5、表1?單通道數(shù)據(jù)幀格式

6、

7、所述數(shù)據(jù)解碼單元可根據(jù)接收存儲的ascii碼幀指令數(shù)據(jù)，截取單個數(shù)據(jù)低4位，按位與系數(shù)相乘，并與指數(shù)位數(shù)據(jù)相乘，累加后得到所需數(shù)據(jù)格式，并根據(jù)測試結(jié)果進行數(shù)據(jù)矯正，以保證各路輸出以及輸出相對于輸入之間嚴格同步。方便進行后續(xù)處理。

8、所述數(shù)據(jù)處理單元可根據(jù)解碼后的數(shù)據(jù)進行計算處理，得到延時和脈寬周期數(shù)。上位機輸入延時數(shù)后，對于延時數(shù)據(jù)，通過時間測量模塊（包含粗測量和細測量）進行處理，其步驟如下：

9、1）?粗測量延時周期數(shù)?=?上位機給定延時數(shù)?/?精度5ns

10、a、若能整除，則商為粗測量周期數(shù)，細測量延時數(shù)為0；

11、b、若有余數(shù)，則商為粗測量周期數(shù)，余數(shù)繼續(xù)進行第(2)步細測量延時計算。

12、2）細測量延時周期數(shù)?=?粗測量余數(shù)?/?精度53ps

13、a、若能整除，則商為細測量周期數(shù)；

14、b、若有余數(shù)，則細測量周期數(shù)為(商+1)。

15、對于脈寬數(shù)據(jù)，通過脈寬周期數(shù)計算進行處理，其步驟如下：

16、1）fpga接收指令：脈寬周期數(shù)?=?上位機給定脈寬數(shù)?/?精度5ns。

17、2）同步控制單元用于確保每個輸出通道在預定的時間點上按設定輸出脈寬進行觸發(fā)。該單元主要針對延時數(shù)據(jù)進行處理，即時間測量系統(tǒng)，以確保對每個輸出通道的觸發(fā)時間進行精確控制。

18、3）時間測量系統(tǒng)包含粗測量模塊和細測量模塊，在粗測量模塊中，延時精度為5ns，即一個時鐘周期（200mhz），通過計數(shù)時鐘周期數(shù)實現(xiàn)粗測量調(diào)節(jié)延時；在細測量模塊中，采用carry4進位鏈，延時精度為53ps，即一級進位鏈的時差，通過計數(shù)進位鏈級數(shù)實現(xiàn)細測量調(diào)節(jié)延時。

19、4）信號分配單元用于將輸入的觸發(fā)信號經(jīng)過處理后分配到多個輸出通道。該單元可將輸入的觸發(fā)信號分配到多個輸出通道。該單元能夠根據(jù)數(shù)據(jù)幀指令判斷的通道使能情況，將觸發(fā)信號分配到預設輸出通道，確保各預設通道都能接收到觸發(fā)信號。

20、5）參數(shù)查詢單元用于查詢所需通道設置的延時和脈寬參數(shù)，通道被激活使用狀態(tài)下，應有閃爍指示燈提示，用戶可通過查詢指令查詢某個通道的延時脈寬設定值。

21、6）指令格式：通道號。

22、7）返回指令格式：裝置收到指令后向上位機返回幀為?@+通道號+延時數(shù)據(jù)+脈寬數(shù)據(jù)。

23、8）通道關(guān)閉單元用于實現(xiàn)所有通道關(guān)閉功能。發(fā)送指令格式為#000，同時所有指示燈關(guān)閉。

24、9）led指示燈單元用于采用spi通信協(xié)議，用于實現(xiàn)fpga間的通信傳輸。根據(jù)預設的通道使能情況，通過spi協(xié)議由fpga_1向fpga_2發(fā)送使能數(shù)據(jù)。以實現(xiàn)led燈閃爍指示，表示通道的選中情況。

25、本發(fā)明與現(xiàn)有技術(shù)相比具有以下有益的技術(shù)效果和顯著的技術(shù)進步：

26、1）本發(fā)明通過集成高精度時鐘生成單元和延遲控制單元，實現(xiàn)了高精度的同步觸發(fā)功能。時鐘生成單元能夠提供高精度的時鐘信號，確保在預定時間點上同步觸發(fā)每個輸出通道。延遲控制單元則根據(jù)時鐘信號對每個輸出通道的觸發(fā)時間進行精確控制，確保所有輸出通道在預定的時間點上同步觸發(fā)。這種高精度的同步觸發(fā)能力對于核聚變反應堆等需要精確控制時間的應用場景尤為重要，能夠有效保障系統(tǒng)的穩(wěn)定運行和高效操作。

27、2）本發(fā)明具有高可靠性，能夠在各種復雜和苛刻的工作環(huán)境中穩(wěn)定運行。系統(tǒng)設計充分考慮了核聚變反應堆等關(guān)鍵應用的特殊需求，采用冗余設計。確保了信號質(zhì)量的充分可調(diào)，極大地提高了系統(tǒng)的性能及可靠性。

28、3）本發(fā)明具有低延遲特性，能夠快速響應觸發(fā)信號。系統(tǒng)設計優(yōu)化了信號處理流程和硬件架構(gòu)，減少了信號傳輸和處理的延遲。低延遲的觸發(fā)響應對于需要實時控制和快速反應的應用場景非常重要，能夠有效提高系統(tǒng)的響應速度和控制精度。

29、4）本發(fā)明靈活性高，可擴展性強。采用基于fpga的設計，使系統(tǒng)具備靈活的硬件結(jié)構(gòu)和強大的計算能力，能夠?qū)崿F(xiàn)復雜的邏輯功能和信號處理。fpga的可編程性使得系統(tǒng)可以根據(jù)不同的應用需求進行靈活配置和擴展，適應未來核聚變反應堆功能和結(jié)構(gòu)的不斷復雜化。系統(tǒng)的模塊化設計也使得用戶能夠根據(jù)具體需求進行功能擴展和升級，極大地提高了系統(tǒng)的適用性和可維護性。