過(guò)程的時(shí)間有著嚴(yán)格要求，非易失存儲(chǔ)芯片的訪問(wèn)速度成為重配置速率的瓶頸時(shí)，也可以采用高速RAM芯片與非易失存儲(chǔ)芯片配合的方式來(lái)實(shí)現(xiàn)“配置存儲(chǔ)器”。高速RAM芯片作為非易失存儲(chǔ)芯片的緩存區(qū)，在控制器上電后首先將非易失存儲(chǔ)芯片中存放的配置文件及其管理信息轉(zhuǎn)存入高速RAM芯片，重配置工作時(shí)直接從高速RAM芯片讀取信息，從而提高訪問(wèn)速度，縮短重配置過(guò)程所需的時(shí)間。
[0104]8.被配置FPGA的相關(guān)信號(hào)
[0105]如附圖1所示，被配置FPGA與本控制器相連的信號(hào)有配置啟動(dòng)控制信號(hào)、配置數(shù)據(jù)傳輸信號(hào)、配置完成狀態(tài)信號(hào)、復(fù)位信號(hào)及邏輯狀態(tài)就緒信號(hào)。
[0106]配置啟動(dòng)控制信號(hào)用于告知被配置FPGA需進(jìn)行配置啟動(dòng)工作以及監(jiān)控其配置啟動(dòng)是否完成，例如對(duì)于Xilinx Virtex5FPGA進(jìn)行全局重配置時(shí)，需要首先向其發(fā)送FPGA芯片復(fù)位信號(hào)PR0GRAM_B*配置模式信號(hào)M[2:0]，然后監(jiān)控其初始化完成信號(hào)INIT_B來(lái)獲知配置啟動(dòng)工作是否完成。
[0107]配置數(shù)據(jù)傳輸信號(hào)用于向被配置FPGA發(fā)送配置數(shù)據(jù)，這部分信號(hào)與具體采用的FPGA配置接口有關(guān)。以Xilinx Virtex5FPGA為例，若采用Slave SelectMAP配置接口，則使用CCLK (配置時(shí)鐘)、D [31:0](配置數(shù)據(jù))、CS_B (片選信號(hào))、RDWR_B (讀寫(xiě)信號(hào))這些SelectMAP接口信號(hào)進(jìn)行配置數(shù)據(jù)傳輸；若采用Slave Serial配置接口，則使用CCLK (配置時(shí)鐘)、D_IN(串行配置數(shù)據(jù))這些Serial接口信號(hào)進(jìn)行配置數(shù)據(jù)傳輸。
[0108]配置完成狀態(tài)信號(hào)用于監(jiān)控本次配置過(guò)程是否成功完成，是否發(fā)生校驗(yàn)錯(cuò)誤等等，例如對(duì)于Xilinx Virtex5FPGA的全局重配置過(guò)程，DONE信號(hào)用于表示配置完成，INIT_B信號(hào)用于表示是否發(fā)生CRC校驗(yàn)錯(cuò)誤。
[0109]復(fù)位信號(hào)用于在重配置結(jié)束之后將被配置FPGA重配置過(guò)的邏輯進(jìn)行復(fù)位，使其進(jìn)入一個(gè)可控的初始狀態(tài)。
[0110]邏輯狀態(tài)就緒信號(hào)用于告知控制器重配置后的邏輯已復(fù)位并且準(zhǔn)備就緒，處理器可以從“寄存器及中斷模塊”讀取該信號(hào)的狀態(tài)來(lái)獲知邏輯是否就緒從而決定是否使這部分邏輯加入到系統(tǒng)工作中。
【主權(quán)項(xiàng)】
1.FPGA重配置控制器，其特征在于:所述控制器包括配置控制電路和與配置控制電路連接的配置存儲(chǔ)器；所述配置控制電路包括處理器控制接口、主狀態(tài)機(jī)、配置存儲(chǔ)器讀寫(xiě)控制接口以及配置數(shù)據(jù)傳輸單元；所述處理器控制接口、配置存儲(chǔ)器讀寫(xiě)控制接口以及配置數(shù)據(jù)傳輸單元分別與主狀態(tài)機(jī)連接；所述處理器控制接口包括局部總線接口、寄存器及中斷模塊；所述主狀態(tài)機(jī)在控制器處于工作狀態(tài)時(shí)收到寄存器及中斷模塊的軟件重配置命令或者外部的硬件重配置命令信號(hào)后，開(kāi)始重配置工作。
2.根據(jù)權(quán)利要求1所述的FPGA重配置控制器，其特征在于:所述配置數(shù)據(jù)傳輸單元包括DMA控制器、緩沖FIFO和配置接口控制器；DMA控制器在收到主狀態(tài)機(jī)的啟動(dòng)配置數(shù)據(jù)傳輸命令時(shí)，根據(jù)其提供的配置文件基址和長(zhǎng)度，從配置存儲(chǔ)器中讀取配置數(shù)據(jù)并將之寫(xiě)入緩沖FIFO ;配置接口控制器在緩沖FIFO中有數(shù)據(jù)時(shí)從中讀取配置數(shù)據(jù)，并發(fā)送到外部被配置FPGA的配置接口中。
3.根據(jù)權(quán)利要求2所述的FPGA重配置控制器，其特征在于:所述配置存儲(chǔ)器內(nèi)部數(shù)據(jù)組織結(jié)構(gòu)包括配置文件和配置管理信息；所述配置管理信息包括配置命令I(lǐng)D-文件ID索引表和配置文件信息表；控制器處于維護(hù)狀態(tài)時(shí)，配置存儲(chǔ)器中的配置文件及相應(yīng)的配置管理信息由外部處理器寫(xiě)入或修改；控制器處于工作狀態(tài)時(shí)，主狀態(tài)機(jī)在收到重配置命令后根據(jù)重配置命令I(lǐng)D來(lái)從配置存儲(chǔ)器中獲取相應(yīng)的配置管理信息及配置文件數(shù)據(jù)。
4.FPGA重配置控制方法，其特征在于:所述FPGA重配置控制方法包括硬件觸發(fā)重配置方法和軟件設(shè)置重配置方法；所述硬件觸發(fā)重配置方法包括以下步驟: 1)若想讓控制器對(duì)外部的硬件重配置命令信號(hào)進(jìn)行響應(yīng)，需首先使能控制器的硬件重配置功能。處理器可通過(guò)“局部總線”對(duì)“寄存器及中斷模塊”中的重配置使能寄存器進(jìn)行讀寫(xiě)，來(lái)使能硬件重配置功能； 2)當(dāng)控制器處于工作狀態(tài)，硬件重配置功能使能并且“主狀態(tài)機(jī)”處于【空閑】狀態(tài)時(shí)，若“主狀態(tài)機(jī)”收到外部傳來(lái)的硬件重配置命令信號(hào)，則“主狀態(tài)機(jī)”進(jìn)入【啟動(dòng)】狀態(tài)，開(kāi)始重配置工作； 3)在【啟動(dòng)】狀態(tài)，“主狀態(tài)機(jī)”解析出外部硬件重配置命令信號(hào)中包含的重配置命令I(lǐng)D，然后進(jìn)入【獲取配置文件基址、長(zhǎng)度和相關(guān)信號(hào)】狀態(tài)； 4)在【獲取配置文件基址、長(zhǎng)度和相關(guān)信號(hào)】狀態(tài)，“主狀態(tài)機(jī)”通過(guò)“存儲(chǔ)器讀寫(xiě)控制端口”對(duì)配置存儲(chǔ)器進(jìn)行訪問(wèn)，根據(jù)重配置命令I(lǐng)D在配置命令I(lǐng)D-文件ID索引表中查詢(xún)出對(duì)應(yīng)的配置文件ID，進(jìn)而在配置文件信息表中查詢(xún)出對(duì)應(yīng)配置文件的存儲(chǔ)基址、文件長(zhǎng)度和相關(guān)信息。根據(jù)配置文件的相關(guān)信息，可判斷出此次重配置的配置范圍屬于全局重配置還是局部重配置。然后“主狀態(tài)機(jī)”進(jìn)入【發(fā)起FPGA配置啟動(dòng)信號(hào)】狀態(tài)； 5)在【發(fā)起FPGA配置啟動(dòng)信號(hào)】狀態(tài)，“主狀態(tài)機(jī)”需向被配置FPGA發(fā)出配置啟動(dòng)控制信號(hào)，來(lái)通知被配置FPGA進(jìn)行配置啟動(dòng)準(zhǔn)備工作。然后“主狀態(tài)機(jī)”進(jìn)入【監(jiān)控FPGA配置啟動(dòng)完成信號(hào)】狀態(tài)； 6)在【監(jiān)控FPGA配置啟動(dòng)完成信號(hào)】狀態(tài)，“主狀態(tài)機(jī)”監(jiān)控被配置FPGA的用于標(biāo)識(shí)配置啟動(dòng)完成狀態(tài)的信號(hào)，來(lái)判斷被配置FPGA的配置啟動(dòng)準(zhǔn)備工作是成功完成還是失敗。若配置啟動(dòng)成功完成，則“主狀態(tài)機(jī)”進(jìn)入【啟動(dòng)配置數(shù)據(jù)傳輸】狀態(tài)，并轉(zhuǎn)入步驟7);若配置啟動(dòng)失敗，則“主狀態(tài)機(jī)”進(jìn)入【判斷是否進(jìn)行重試配置】狀態(tài)，并轉(zhuǎn)入步驟13); 7)在【啟動(dòng)配置數(shù)據(jù)傳輸】狀態(tài)，“主狀態(tài)機(jī)”向“DMA控制器”發(fā)出啟動(dòng)配置數(shù)據(jù)傳輸?shù)拿钚盘?hào)，并給出配置數(shù)據(jù)文件的基址和長(zhǎng)度。隨后“主狀態(tài)機(jī)”轉(zhuǎn)入【監(jiān)控配置結(jié)果】狀態(tài)； 8)“DMA控制器”在收到“主狀態(tài)機(jī)”發(fā)出的啟動(dòng)配置數(shù)據(jù)傳輸?shù)拿顣r(shí)，根據(jù)其提供的配置文件基址和長(zhǎng)度，從配置存儲(chǔ)器中讀取配置數(shù)據(jù)并將之寫(xiě)入“緩沖FIFO” ； 9)“配置接口控制器”在“緩沖FIFO”中有數(shù)據(jù)時(shí)從中讀取配置數(shù)據(jù)，并發(fā)送到外部被配置FPGA的配置接口中；在配置數(shù)據(jù)發(fā)送完畢后，“配置接口控制器”監(jiān)控外部被配置FPGA的用于表示配置完成狀態(tài)的信號(hào)，并把配置結(jié)果反饋給“主狀態(tài)機(jī)”； 10)“主狀態(tài)機(jī)”在【監(jiān)控配置結(jié)果】狀態(tài)監(jiān)控“配置接口控制器”反饋的配置結(jié)果。若配置成功，則“主狀態(tài)機(jī)”進(jìn)入【發(fā)送被配置FPGA復(fù)位信號(hào)】狀態(tài)，并轉(zhuǎn)入步驟11);若配置失敗，則“主狀態(tài)機(jī)”進(jìn)入【判斷是否進(jìn)行重試配置】狀態(tài)，并轉(zhuǎn)入步驟13); 11)在【發(fā)送被配置FPGA復(fù)位信號(hào)】狀態(tài)，“主狀態(tài)機(jī)”向被配置FPGA的重配置過(guò)的邏輯發(fā)送復(fù)位信號(hào)，然后回到【空閑】狀態(tài)； 12)被配置FPGA在收到復(fù)位信號(hào)后，對(duì)重配置后的邏輯進(jìn)行復(fù)位，待重配置后的邏輯就緒后，向被配置FPGA向配置控制電路的“寄存器及中斷模塊”發(fā)送邏輯狀態(tài)就緒信號(hào)。處理器可通過(guò)中斷或者查詢(xún)的方式從“寄存器及中斷模塊”獲知被配置FPGA的重配置后的邏輯已就緒(詳見(jiàn)后文“處理器監(jiān)控控制器工作狀態(tài)過(guò)程”)。完成整個(gè)重配置過(guò)程； 13)如果在上述步驟6)發(fā)生配置啟動(dòng)失敗或者在步驟10)發(fā)生配置失敗，則“主狀態(tài)機(jī)”進(jìn)入【判斷是否進(jìn)行重試配置】狀態(tài)。如果還未超過(guò)允許的最大重試配置次數(shù)，則“主狀態(tài)機(jī)”進(jìn)入【發(fā)起FPGA配置啟動(dòng)信號(hào)】狀態(tài)重新進(jìn)行配置過(guò)程，并轉(zhuǎn)入步驟5);如果已經(jīng)超過(guò)了允許的最大重試配置次數(shù)，則不再進(jìn)行重試配置，“主狀態(tài)機(jī)”進(jìn)入【配置錯(cuò)誤】狀態(tài)，并轉(zhuǎn)入步驟14); 14)在【配置錯(cuò)誤】狀態(tài)，記錄配置錯(cuò)誤信息后，“主狀態(tài)機(jī)”回到【空閑】狀態(tài)。
5.根據(jù)權(quán)利要求4所述的FPGA重配置控制方法，其特征在于:所述軟件設(shè)置重配置方法包括以下步驟: 1)若想讓控制器對(duì)處理器發(fā)來(lái)的軟件重配置命令信號(hào)進(jìn)行響應(yīng)，需首先使能控制器的軟件重配置功能。處理器可通過(guò)“局部總線”對(duì)“寄存器及中斷模塊”中的重配置使能寄存器進(jìn)行讀寫(xiě)，來(lái)使能軟件重配置功能。然后處理器再通過(guò)“局部總線”對(duì)“寄存器及中斷模塊”中的軟件重配置命令寄存器進(jìn)行讀寫(xiě)，來(lái)發(fā)出軟件重配置命令； 2)當(dāng)控制器處于工作狀態(tài)，軟件重配置功能使能并且“主狀態(tài)機(jī)”處于【空閑】狀態(tài)時(shí)，若“主狀態(tài)機(jī)”收到“寄存器及中斷模塊”傳來(lái)的軟件重配置命令，則“主狀態(tài)機(jī)”進(jìn)入【啟動(dòng)】狀態(tài)，開(kāi)始重配置工作； 3)之后步驟與所述硬件觸發(fā)重配置方法的步驟3)到步驟14)相同。
【專(zhuān)利摘要】本發(fā)明是FPGA重配置控制器，包括配置控制電路和與配置控制電路連接的配置存儲(chǔ)器；配置控制電路包括處理器控制接口、主狀態(tài)機(jī)、配置存儲(chǔ)器讀寫(xiě)控制接口以及配置數(shù)據(jù)傳輸單元；處理器控制接口、配置存儲(chǔ)器讀寫(xiě)控制接口以及配置數(shù)據(jù)傳輸單元分別與主狀態(tài)機(jī)連接；處理器控制接口包括局部總線接口、寄存器及中斷模塊；主狀態(tài)機(jī)在控制器處于工作狀態(tài)時(shí)收到寄存器及中斷模塊的軟件重配置命令或者外部的硬件重配置命令信號(hào)后，開(kāi)始重配置工作。本控制器既可用于對(duì)整片F(xiàn)PGA的全局重配置，也可用于對(duì)FPGA局部邏輯資源的重配置，且對(duì)FPGA不同的配置接口均可靈活支持?？梢詿o(wú)需處理器干預(yù)自動(dòng)完成重配置過(guò)程，具有很好的自動(dòng)化特性。
【IPC分類(lèi)】G05B19-042
【公開(kāi)號(hào)】CN104570846
【申請(qǐng)?zhí)枴緾N201410749271
【發(fā)明人】段小虎, 韓強(qiáng), 王銳, 陳穎圖, 蔣欣, 鄒晨
【申請(qǐng)人】中國(guó)航空工業(yè)集團(tuán)公司第六三一研究所
【公開(kāi)日】2015年4月29日
【申請(qǐng)日】2014年12月4日