一種cmos基準(zhǔn)電流和基準(zhǔn)電壓產(chǎn)生電路的制作方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明屬于模擬集成電路技術(shù)領(lǐng)域，更具體地，涉及一種CMOS基準(zhǔn)電流和基準(zhǔn)電 壓產(chǎn)生電路。
【背景技術(shù)】
[0002] 基準(zhǔn)電壓源和基準(zhǔn)電流源是許多模擬和數(shù)?；旌霞呻娐分械囊粋€(gè)重要的單元 模塊，廣泛應(yīng)用于能量轉(zhuǎn)換器、模數(shù)轉(zhuǎn)換器和低壓差線性穩(wěn)壓器等電路中。隨著集成電路芯 片尺寸的不斷縮小，同時(shí)性能的不斷提升，設(shè)計(jì)高精度低電壓低功耗高性能的電壓基準(zhǔn)源 和基準(zhǔn)電流源，已經(jīng)成為集成電路領(lǐng)域中的一個(gè)受關(guān)注的焦點(diǎn)。
[0003] 傳統(tǒng)的最常用的基準(zhǔn)電壓源是帶隙基準(zhǔn)源，其基本的設(shè)計(jì)思路是：利用雙極型晶 體管的具有負(fù)溫度系數(shù)的基極和發(fā)射極的電壓差VBE，以及具有正溫度系數(shù)的兩個(gè)不同發(fā)射 結(jié)面積的發(fā)射結(jié)電壓之差A(yù) VBE，將兩者按照一定的加權(quán)相加，就可以得到一個(gè)基本與溫度 無(wú)關(guān)的零溫度系數(shù)的基準(zhǔn)電壓。
[0004] 但是，利用雙極型晶體管的特性設(shè)計(jì)的帶隙基準(zhǔn)源具有一系列的缺點(diǎn)。首先，具有 負(fù)溫度系數(shù)的基極和發(fā)射極的電壓差VBE，其電壓值在0. 7V左右，對(duì)于電壓要求較低的基準(zhǔn) 電壓源則不適用。其次，雙極型晶體管的面積較大，增加了設(shè)計(jì)電路的成本。最后，帶隙電 壓源正常工作時(shí)，流過(guò)雙極型晶體管的電流較大，一般為uA量級(jí)，增大了電路的功耗。
[0005] 傳統(tǒng)的基準(zhǔn)電流源采用自舉的方法，利用工作于飽和區(qū)的電流鏡和一個(gè)連接在電 流鏡的一個(gè)M0S管源極的電流調(diào)節(jié)電阻，得到和電源電壓無(wú)關(guān)的基準(zhǔn)電流。這種情況忽略 了溝長(zhǎng)調(diào)制效應(yīng)，實(shí)際得到的電流受到電源的影響，電源電壓調(diào)整率較大。

【發(fā)明內(nèi)容】

[0006] 針對(duì)現(xiàn)有技術(shù)的以上缺陷或改進(jìn)需求，本發(fā)明提供了一種CMOS基準(zhǔn)電流和基準(zhǔn) 電壓產(chǎn)生電路，能有效消除溫度對(duì)基準(zhǔn)電壓的影響，從而大幅降低基準(zhǔn)電壓的溫度漂移系 數(shù)，還能最大限度地降低電源電壓和工藝對(duì)基準(zhǔn)電流和基準(zhǔn)電壓的影響，且電路功耗低，芯 片面積小。
[0007]為實(shí)現(xiàn)上述目的，按照本發(fā)明的一個(gè)方面，提供了一種CMOS基準(zhǔn)電流產(chǎn)生電路， 其特征在于，包括第一M0S管、第二M0S管和第一電阻；所述第一M0S管和所述第一電阻連 接構(gòu)成第一電流支路，所述第二M0S管為二極管連接，構(gòu)成第二電流支路，所述第一電流支 路和所述第二電流支路并聯(lián)；所述第一M0S管和所述第二M0S管工作在飽和區(qū)，流過(guò)所述第 一電流支路和所述第二電流支路的電流相等且為所述第二M0S管和所述第一M0S管的柵源 電壓的絕對(duì)值之差與所述第一電阻的阻值之比；利用流過(guò)所述第一電流支路的電流產(chǎn)生基 準(zhǔn)電流；其中，所述第一M0S管和所述第二M0S管的導(dǎo)電類型相同時(shí)，所述第一M0S管和所 述第二M0S管的寬長(zhǎng)比相等。
[0008] 優(yōu)選地，該CMOS基準(zhǔn)電流產(chǎn)生電路還包括第二和第三PM0S管P22和P23以及第一 和第二NM0S管N21和N22;所述第一M0S管為第一PM0S管P21，所述第二M0S管為第四PM0S 管P24或第三NMOS管N23;所述第一至第三PMOS管P21?P23的源極連接電源VDD，所述第一PM0S管P21的漏極通過(guò)所述第一電阻連接所述第一NM0S管N21的漏極，所述第一PM0S管P21 的柵極連接所述第二和第三PM0S管P22和P23的柵極以及所述第一PM0S管P21的漏極，所述 第二PM0S管P22的漏極連接所述第二NM0S管N22的漏極和柵極以及所述第一NM0S管N21的 柵極，所述第一和第二NM0S管N21和N22的源極接地；所述第三PM0S管P23的漏極作為所述 基準(zhǔn)電流產(chǎn)生電路的輸出端IMf;所述第二M0S管為第四PM0S管P24時(shí)，所述第四PM0S管 P24的源極連接電源VDD，所述第四PM0S管P24的漏極和柵極連接所述第一NM0S管N21的漏 極；所述第二M0S管為第三NM0S管N23時(shí)，所述第三NM0S管N23的漏極和柵極連接電源VDD， 所述第三NMOS管N23的源極連接所述第一NMOS管N21的漏極。
[0009] 優(yōu)選地，該CMOS基準(zhǔn)電流產(chǎn)生電路還包括第一至第三PM0S管P41?P43以及第一 NMOS管N41;所述第一M0S管為第二NMOS管N42，所述第二M0S管為第三NMOS管N43或第四 PM0S管P44;所述第一至第三PM0S管P41?P43的源極連接電源VDD，所述第一PM0S管P41的漏 極連接所述第一NMOS管N41的漏極，所述第一PM0S管P41的柵極連接所述第二和第三PM0S 管P42和P43的柵極以及所述第一PM0S管P41的漏極，所述第二PM0S管P42的漏極通過(guò)所述 第一電阻連接所述第二NMOS管N42的漏極和柵極以及所述第一NMOS管N41的柵極，所述第 一和第二NMOS管N41和N42的源極接地，所述第三PM0S管P43的漏極作為所述基準(zhǔn)電流產(chǎn)生 電路的輸出端I,ef;所述第二M0S管為第三NMOS管N43時(shí)，所述第三NMOS管N43的漏極和柵 極連接所述第二PM0S管P42的漏極，所述第三NMOS管N43的源極接地；所述第二M0S管為 第四PM0S管P44時(shí)，所述第四PM0S管P44的源極連接所述第二PM0S管P42的漏極，所述第四 PM0S管P44的漏極和柵極接地。
[0010] 優(yōu)選地，該CMOS基準(zhǔn)電流產(chǎn)生電路還包括第一PM0S管P61，第三至第六PM0S管 P63?P66，以及第一至第七NMOS管N61?N67;所述第一M0S管為第二PM0S管P62，所述第二 M0S管為第七PM0S管P67或第八NMOS管N68;所述第一至第四PM0S管P61?P64的源極連接 電源VDD;所述第一PM0S管P61的漏極連接所述第一NMOS管N61的漏極和柵極以及所述第二 NMOS管N62的柵極，所述第一NMOS管N61的源極連接所述第二NMOS管N62的漏極，所述第二 NMOS管N62的源極連接所述第三NMOS管N63的漏極和柵極；所述第二PM0S管P62的漏極通 過(guò)所述第一電阻連接所述第四NMOS管N64的漏極，所述第四NMOS管N64的源極連接所述第 六NMOS管N66的漏極；所述第三PM0S管P63的漏極連接所述第五PM0S管P65的源極，所述 第五PM0S管P65的漏極連接所述第五NMOS管N65的漏極以及所述第六和第七NMOS管N66和 N67的柵極，所述第五NMOS管N65的源極連接所述第七NMOS管N67的漏極，所述第四和第五 NMOS管N64和N65的柵極連接所述第一NMOS管N61的源極，所述第三NMOS管N63以及所述第 六和第七NMOS管N66和N67的源極接地；所述第四PM0S管P64的漏極連接所述第六PM0S管 P66的源極，所述第二至第四PM0S管P62?P64的柵極連接所述第一PM0S管P61的柵極，所 述第五和第六PM0S管P65和P66的柵極連接所述第四NMOS管N64的漏極，所述第六PM0S管 P66的漏極作為所述基準(zhǔn)電流產(chǎn)生電路的輸出端IMf;所述第二M0S管為第七PM0S管P67時(shí)， 所述第七PM0S管P67的源極連接電源VDD，所述第七PM0S管P67的漏極和柵極連接所述第四 NMOS管N64的漏極；所述第二M0S管為第八NMOS管N68時(shí)，所述第八NMOS管N68的漏極和柵 極連接電源VDD，所述第八NMOS管N68的源極連接所述第四NMOS管N64的漏極。
[0011] 優(yōu)選地，該CMOS基準(zhǔn)電流產(chǎn)生電路還包括第一至第九PM0S管P81?P89以及第一 和第二NMOS管N81和N82;所述第一MOS管為第三NMOS管N83，所述第二MOS管為第四NMOS管N84或第十PM0S管P 所述第一至第四PM0S管P81?P84的源極連接電源VDD;所述第一 PM0S管P81的柵極和漏極連接所述第五PM0S管P85的源極，所述第五PM0S管P85的漏極連 接所述第六PM0S管P86的源極，所述第五PM0S管P85的柵極連接所述第六PM0S管P86的柵 極和漏極以及所述第一NMOS管N81的漏極；所述第二PM0S管P82的漏極連接所述第七PM0S 管P87的源極，所述第七PM0S管P87的漏極連接所述第二NMOS管N82的漏極；所述第三PM0S 管P83的漏極連接所述第八PM0S管P88的源極，所述第八PM0S管P88的漏極通過(guò)所述第一電 阻連接所述第三NMOS管N83的漏極和柵極以及所述第一和第二NMOS管N81和N82的柵極； 所述第一至第三NMOS管N81?N83的源極接地；所述第四PM0S管P84的柵極連接所述第二 和第三PM0S管P82和P83的柵極以及所述第七PM0S管P87的漏極，所述第四PM0S管P84的 漏極連接所述第九PM0S管P89的源極，所述第七至第九PM0S管P87?P89的柵極連接所述第 五PM0S管P85的漏極，所述第九PM0S管的漏極作為所述基準(zhǔn)電流產(chǎn)生電路的輸出端I;所 述第二M0S管為第四NMOS管N84時(shí)，所述第四NMOS管N84的漏極和柵極連接所述第八PM0S 管P88的漏極，所述第四NMOS管N84的源極接地；所述第二M0S管為第十PM0S管P81(|時(shí)，所 述第十PM0S管P_的源極連接所述第八PM0S管P88的漏極，所述第十PM0S管P81(|的漏極 和柵極接地。
[0012] 按照本發(fā)明的另一方面，提供了一種CMOS基準(zhǔn)電壓產(chǎn)生電路，其特征在于，包括 上述任一CMOS基準(zhǔn)電流產(chǎn)生電路和第二電阻；所述第二電阻的一端連接所述基準(zhǔn)電流產(chǎn) 生電路的輸出端IMf，作為所述基準(zhǔn)電壓產(chǎn)生電路的輸出端VMf，所述第二電阻的另一端接 地；其中，所述第一M0S管和所述第二M0S管的導(dǎo)電類型相反時(shí)，所述基準(zhǔn)電壓產(chǎn)生電路輸 出的基準(zhǔn)電壓對(duì)溫度的導(dǎo)數(shù)為0。
[0013] 總體而言，通過(guò)本發(fā)明所構(gòu)思的以上技術(shù)方案與現(xiàn)有技術(shù)相比，具有以下有益效 果：
[0014] (1)構(gòu)建了兩個(gè)工作于飽和區(qū)的M0S管，使流過(guò)這兩個(gè)M0S管的電流相等且由其柵 源電壓的絕對(duì)值之差得到，并利用該電流產(chǎn)生基準(zhǔn)電流或基準(zhǔn)電壓。在這兩個(gè)M0S管的導(dǎo) 電類型相同（均為NMOS管或均為PM0S管）時(shí)，通過(guò)調(diào)整其尺寸，將其柵源電壓的絕對(duì)值之 差轉(zhuǎn)化為其閾值電壓的絕對(duì)值之差；在這兩個(gè)M0S管的導(dǎo)電類型相反（一個(gè)為NMOS管，另 一個(gè)為PM0S管）時(shí)，通過(guò)調(diào)整其尺寸，使輸出的基準(zhǔn)電壓對(duì)溫度的導(dǎo)數(shù)為0。本發(fā)明能有效 消除溫度對(duì)基準(zhǔn)電壓的影響，從而大幅降低基準(zhǔn)電壓的溫度漂移系數(shù)，還能最大限度地降 低電源電壓和工藝對(duì)基準(zhǔn)電流和基準(zhǔn)電壓的影響。
[0015] (2)采用共源共柵的電流鏡像結(jié)構(gòu)，能減小溝道長(zhǎng)度調(diào)制效應(yīng)的影響，大幅提高電 流鏡像的精度，并進(jìn)一步降低基準(zhǔn)電壓的溫度漂移系數(shù)。
[0016] (3)本發(fā)明是純CMOS電路，電路的功耗較低，且芯片的面積較傳統(tǒng)的帶隙基準(zhǔn)源 明顯降低。
【附圖說(shuō)明】
[0017] 圖1是基本的電流源電路；
[0018] 圖2是本發(fā)明第一個(gè)實(shí)施例的P-P型CMOS基準(zhǔn)電流和基準(zhǔn)電壓產(chǎn)生電路；其中， (a)基準(zhǔn)電流產(chǎn)生電路，（b)基準(zhǔn)電壓產(chǎn)生電路；
[0019] 圖3是本發(fā)明第二個(gè)實(shí)施例的N-P型CMOS基準(zhǔn)電流和