一種用于采集數(shù)字信號(hào)閾值電壓可調(diào)的電路的制作方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明屬于電子領(lǐng)域，具體涉及一種用于采集數(shù)字信號(hào)閾值電壓可調(diào)的電路。
【背景技術(shù)】
[0002] 數(shù)字信號(hào)采樣電路廣泛應(yīng)用于各種電子設(shè)備中，尤其是數(shù)據(jù)采集設(shè)計(jì)及電子測(cè)量 儀器中。邏輯分析、電流檢測(cè)儀等設(shè)備中直接使用數(shù)字信號(hào)采樣電路進(jìn)行數(shù)據(jù)的采集，然后 對(duì)數(shù)據(jù)進(jìn)行處理，示波器等模擬信號(hào)測(cè)量?jī)x器通過前端的模數(shù)轉(zhuǎn)換模塊把模擬信號(hào)轉(zhuǎn)換為 數(shù)字信號(hào)后再經(jīng)過數(shù)字信號(hào)采樣電路進(jìn)行數(shù)據(jù)采集、處理。
[0003] 現(xiàn)有的邏輯分析儀和示波器中采用的數(shù)字信號(hào)采樣電路有兩種，第一種是采用固 定閾值的電路，需要采集的數(shù)字信號(hào)（即預(yù)處理電路1輸入端的數(shù)字信號(hào)4)經(jīng)過預(yù)處理電 路1處理，消除雜波后（即預(yù)處理電路預(yù)處理后的數(shù)字信號(hào)5)傳遞給固定閾值的采樣電 路2進(jìn)行采樣，如圖1所示，需要采集的數(shù)字信號(hào)經(jīng)過預(yù)處理電路1濾除雜波后，傳遞給采 樣電路2,采樣電路2是閾值固定的采樣電路。第二種為了擴(kuò)大采樣電路采樣信號(hào)的電壓 范圍，提高采樣電路采樣信號(hào)的精確度，增加了比較電路3,如圖2所示，數(shù)字信號(hào)經(jīng)過預(yù)處 理電路1后，再經(jīng)過比較電路3進(jìn)行處理，經(jīng)過比較電路3處理后的信號(hào)才傳遞給采樣電路 2。這里比較電路3的比較電壓通過信號(hào)控制，可以根據(jù)輸入數(shù)字信號(hào)的電平進(jìn)行調(diào)整，以 適應(yīng)不同電壓的輸入信號(hào)。
[0004] 第一種采用預(yù)處理電路加固定閾值的電路的方案，電路簡(jiǎn)單，成本較低，主要用在 一些低端邏輯分析儀及低端數(shù)據(jù)采集系統(tǒng)中，因?yàn)殚撝挡豢烧{(diào)整，所以這種采樣電路能夠 采樣的信號(hào)電壓范圍比較受限，對(duì)測(cè)量信號(hào)的電壓要求比較嚴(yán)格，測(cè)量的電壓范圍比較小。 第二種采樣電路主要用在高端邏輯分析儀及一些高復(fù)雜度的數(shù)據(jù)采集設(shè)備中，改進(jìn)了第一 種采樣電路測(cè)量的信號(hào)電壓范圍小的問題，每路輸入信號(hào)上都增加一個(gè)比較電路，通過更 改比較電路的比較電壓可以增加能夠采樣的信號(hào)電壓范圍，但是這種方案設(shè)計(jì)復(fù)雜，而且 因?yàn)槊柯份斎胄盘?hào)都需要增加一個(gè)單獨(dú)的比較電路，獨(dú)立的高速比較器具有較高的成本， 使得系統(tǒng)整體成本大幅提高。

【發(fā)明內(nèi)容】

[0005] 為了解決現(xiàn)有技術(shù)存在的上述問題，本發(fā)明提供了采樣精度高且成本低的一種用 于采集數(shù)字信號(hào)閾值電壓可調(diào)的電路。
[0006] 本發(fā)明所采用的技術(shù)方案為：
[0007] -種用于采集數(shù)字信號(hào)閾值電壓可調(diào)的電路，其包括相互連接的預(yù)處理電路和采 樣電路，所述預(yù)處理電路用于將從其輸入端輸入的數(shù)字信號(hào)進(jìn)行預(yù)處理，并通過其輸出端 將預(yù)處理后的數(shù)字信號(hào)傳遞至所述采樣電路；所述采樣電路接收所述預(yù)處理電路輸出端傳 遞的預(yù)處理后的數(shù)字信號(hào)，并對(duì)預(yù)處理后的數(shù)字信號(hào)進(jìn)行采樣；所述采樣電路為帶有差分 輸入結(jié)構(gòu)的I/O端口的可編程控制器；所述帶有差分輸入結(jié)構(gòu)的I/O端口上輸入有對(duì)比電 壓。所述可編程控制器包括FPGA，CPLD，DSP和CPU等。
[0008] 所述差分輸入結(jié)構(gòu)的I/O端口為具有差分輸入結(jié)構(gòu)的單端接口或具有差分輸入 結(jié)構(gòu)的差分接口。具有差分輸入結(jié)構(gòu)的單端接口如HSTL、SSTL等；具有差分輸入結(jié)構(gòu)的差 分接口如LVDS、LVPECL等。
[0009] 所述差分輸入結(jié)構(gòu)的I/O端口的其中一個(gè)差分輸入端連接有輸出電壓可調(diào)電路， 所述對(duì)比電壓由所述輸出電壓可調(diào)電路提供。
[0010] 所述輸出電壓可調(diào)電路為數(shù)字電位器、數(shù)模轉(zhuǎn)換芯片和基于PWM的數(shù)模轉(zhuǎn)換電路 中一種。
[0011] 所述輸出電壓可調(diào)電路的輸入信號(hào)采用單根信號(hào)線以及具有讀寫時(shí)序要求的并 行總線或者串行總線中的一種方式進(jìn)行傳輸。
[0012] 所述預(yù)處理電路包括第一電阻、第二電阻、第三電阻、電容、第一二極管和第二二 極管，所述第三電阻和與所述電容串聯(lián)后，并聯(lián)到所述第一電阻的兩端，所述第二電阻的輸 入端與所述第一電阻的輸出端連接，所述第二電阻的另一端接地，所述第一二極管并聯(lián)到 所述第二電阻的兩端，所述第二二極管的一端與電源連接，所述第二二極管的另一端與所 述第一電阻的輸出端連接。
[0013] 所述第一二極管和第二二極管均為鉗位二極管。
[0014] 所述預(yù)處理電路將從其輸入端輸入的數(shù)字信號(hào)進(jìn)行預(yù)處理包括濾除所述數(shù)字信 號(hào)的雜波。
[0015] 本發(fā)明的有益效果為：
[0016] 1、和現(xiàn)有技術(shù)中第一種是采用固定閾值的采樣電路的方案相比，本發(fā)明提高了采 樣精度，由于閾值電壓連續(xù)可調(diào)，可以測(cè)量不同電壓標(biāo)準(zhǔn)的數(shù)字信號(hào)。
[0017] 2、和現(xiàn)有技術(shù)中第二種為了擴(kuò)大采樣電路采樣信號(hào)的電壓范圍，增加了比較電路 的方案相比，本發(fā)明大大降低了電路成本，節(jié)省PCB板的面積。
[0018] 3、本發(fā)明的預(yù)處理電路，相比現(xiàn)有技術(shù)中的預(yù)處理電路，增加了第一電阻Rl和第 二電阻R2的分壓電路，增加了鉗位二極管。其中增加的第一電阻Rl和第二電阻R2能夠?qū)?輸入的數(shù)字信號(hào)的電壓進(jìn)行比例縮小，使之更適合采樣電路采集，增加的鉗位二極管能夠 有效保護(hù)后面的采樣電路，防止因?yàn)橥獠啃盘?hào)電壓過高或者靜電等原因擊穿采樣電路的1/ 0端口。
【附圖說明】
[0019] 圖1是現(xiàn)有技術(shù)中第一種采樣電路的示意圖；
[0020] 圖2是現(xiàn)有技術(shù)中第二種采樣電路的示意圖；
[0021] 圖3是本發(fā)明一種用于采集數(shù)字信號(hào)閾值電壓可調(diào)的電路中差分輸入結(jié)構(gòu)的I/O 端口的其中一個(gè)差分輸入端連接有輸出電壓可調(diào)電路的示意圖；
[0022] 圖4是本發(fā)明一種用于采集數(shù)字信號(hào)閾值電壓可調(diào)的電路中差分輸入結(jié)構(gòu)的1/ 〇端口的其中一個(gè)差分輸入端連接有外部輸入信號(hào)的示意圖；
[0023] 圖5是本發(fā)明一種用于采集數(shù)字信號(hào)閾值電壓可調(diào)的電路中預(yù)處理電路的示意 圖。
[0024]圖中：1、預(yù)處理電路；2、采樣電路；3、比較電路；4、預(yù)處理電路輸入端的數(shù)字信 號(hào)；5、預(yù)處理電路預(yù)處理后的數(shù)字信號(hào)；6、輸出電壓可調(diào)電路；7、對(duì)比電壓；8、外部輸入信 號(hào)。
【具體實(shí)施方式】
[0025] 實(shí)施例1
[0026] 如圖3所示，本發(fā)明提供了一種用于采集數(shù)字信號(hào)閾值電壓可調(diào)的電路，其包括 相互連接的預(yù)處理電路1和采樣電路2,所述預(yù)處理電路1用于將從其輸入端輸入的數(shù)字 信號(hào)4進(jìn)行預(yù)處理，并通過其輸出端將預(yù)處理后的數(shù)字信號(hào)5傳遞至所述采樣電路2 ;其中 預(yù)處理包括濾除所述數(shù)字信號(hào)的雜波。所述采樣電路2接收所述預(yù)處理電路1輸出端傳遞 的預(yù)處理后的數(shù)字信號(hào)5,并對(duì)預(yù)處理后的數(shù)字信號(hào)5進(jìn)行采樣；所述采樣電路2為帶有差 分輸入結(jié)構(gòu)的I/O端口的FPGA芯片，所述FPGA芯片還可以換成CPLD芯片、DSP芯片或CPU 等。所述帶有差分輸入結(jié)構(gòu)的I/O端口上輸入有對(duì)比電壓。所述差分輸入結(jié)構(gòu)的I/O端口 為具有