至203-12中。存儲(chǔ)器單元203-13具有4-位寬度且存儲(chǔ)了剩余的四位(一個(gè)符號(hào))。每個(gè)存儲(chǔ)器單元203-cl和203-C2具有5-位寬度，10位(兩個(gè)符號(hào))的冗余位存儲(chǔ)在存儲(chǔ)器單元203-cl和203-C2中。雖然存儲(chǔ)器單元203-13以4-位寬度構(gòu)成，但一直為O的一個(gè)位被補(bǔ)償以實(shí)際形成五位的符號(hào)，存儲(chǔ)器單元203-13可被編碼/解碼為一個(gè)符號(hào)由5位(b = 5)構(gòu)成的Reed-Solomon碼。在實(shí)際操作中會(huì)省略一直為O的位，以便減少運(yùn)算量和算法電路。
[0173]圖22示例了具有被劃分成塊的64位寬度的且能部分寫入的存儲(chǔ)器200的配置示例。有一種實(shí)例是:來自處理器的存儲(chǔ)器存取包括以小于實(shí)際存儲(chǔ)器位寬度的單位，諸如字節(jié)(8-位)單位、字(16-位)單位或長(zhǎng)字(32-位)單位，執(zhí)行部分寫入。為了構(gòu)造能適合部分寫入的存儲(chǔ)器，如圖22所示，最優(yōu)將存儲(chǔ)器劃分成有四位寬度的塊并通過每個(gè)都有5位寬度的塊構(gòu)造編碼部分。即，存儲(chǔ)器200具有18個(gè)存儲(chǔ)器單元203-1至203-16、203-cl和203-c2，和18個(gè)地址解碼器201-1至201-16、201_cl和201_c2。存儲(chǔ)器單元203-1至
203-16具有4-位寬度并存儲(chǔ)了 64位(16個(gè)符號(hào))的數(shù)據(jù)位，存儲(chǔ)器單元203-cl和203_c2具有5-位寬度并存儲(chǔ)了 10位(2個(gè)符號(hào))的冗余位。通過使每塊都有4-位寬度，得到了適合部分寫入的配置。在這種情況下，即使在數(shù)據(jù)部分的存儲(chǔ)器單元由四位構(gòu)成時(shí)，通過添加一直為O的一個(gè)虛擬位且實(shí)際操作結(jié)果為五位。存儲(chǔ)器單元可被編碼/解碼為一個(gè)符號(hào)由5位構(gòu)成的Reed-Solomon碼。減少了運(yùn)算量和包括一直為O的位的電路規(guī)模的量。
[0174]雖然根據(jù)實(shí)施例在上面具體描述了由發(fā)明人實(shí)現(xiàn)的本發(fā)明，但明顯地，本發(fā)明不限制于上述的實(shí)施例且在不偏離該精神的情況下可以有各種變更。
[0175]例如，處理器可以是任何結(jié)構(gòu)的處理器，且可以是例如DSP(數(shù)字信號(hào)處理器)或構(gòu)成加速器的無名的專用處理器。而且，總是可以將處理器變成訪問存儲(chǔ)器的另一個(gè)主體。
【主權(quán)項(xiàng)】
1.一種微控制器，其包括有三個(gè)以上的處理器以及存儲(chǔ)裝置， 其中，所述三個(gè)以上的處理器能夠并行地執(zhí)行相同的處理，以及 其中，所述存儲(chǔ)裝置包括: 存儲(chǔ)墊，所述存儲(chǔ)墊具有這樣的存儲(chǔ)區(qū)域，該存儲(chǔ)區(qū)域?qū)?yīng)于在通過所述處理器訪問時(shí)發(fā)布的地址并且未被冗余化， 地址選擇部，所述地址選擇部用于基于在通過所述三個(gè)以上的處理器訪問時(shí)發(fā)布的三個(gè)以上的地址，來選擇在所述存儲(chǔ)墊中的存儲(chǔ)區(qū)域， 數(shù)據(jù)輸出部，所述數(shù)據(jù)輸出部用于從通過所述地址選擇部選擇的所述存儲(chǔ)墊中的存儲(chǔ)區(qū)域，來讀取數(shù)據(jù)，以及 故障恢復(fù)部，所述故障恢復(fù)部用于校正或屏蔽在所述存儲(chǔ)墊、所述地址選擇部和所述數(shù)據(jù)輸出部中出現(xiàn)的預(yù)定數(shù)目以下的故障。2.根據(jù)權(quán)利要求1所述的微控制器，其中， 所述存儲(chǔ)墊包含L個(gè)字的存儲(chǔ)區(qū)域，所述L個(gè)字中的每個(gè)字由W位構(gòu)成，其中，W和L中的每一個(gè)是自然數(shù)，并且 所述地址選擇部具有i個(gè)地址解碼器和多數(shù)邏輯電路，所述i個(gè)地址解碼器中的每個(gè)用于輸出選擇信號(hào)，該選擇信號(hào)基于提供的地址來從所述L個(gè)字中選擇一個(gè)字，所述多數(shù)邏輯電路被提供有從所述i個(gè)地址解碼器輸入的所述選擇信號(hào)并且用于從所述存儲(chǔ)墊的所述L個(gè)字中選擇一個(gè)字，其中，i是自然數(shù)。3.根據(jù)權(quán)利要求2所述的微控制器，其中， 所述故障恢復(fù)部對(duì)從所述存儲(chǔ)墊讀取的數(shù)據(jù)執(zhí)行1-位錯(cuò)誤校正2-位錯(cuò)誤檢測(cè)。4.根據(jù)權(quán)利要求2所述的微控制器， 其中，所述微控制器具有第一、第二和第三處理器作為所述三個(gè)以上的處理器， 其中，所述第一、第二和第三處理器分別發(fā)布用于訪問所述存儲(chǔ)裝置的第一、第二和第三地址， 其中，所述微控制器包括:用于比較所述第一地址和所述第二地址的第一比較器，用于比較所述第二地址和所述第三地址的第二比較器，以及被提供有所述第一地址和所述第三地址并且基于所述第一比較器和所述第二比較器的比較結(jié)果來向?qū)?yīng)的地址解碼器提供所述第一地址和所述第三地址中的任何一個(gè)地址的i個(gè)選擇器，以及 其中，所述選擇器是這樣的電路:當(dāng)所述第一比較器的比較結(jié)果指示所述第一地址和所述第二地址彼此相等時(shí)，該電路向?qū)?yīng)的地址解碼器提供所述第一地址，而當(dāng)所述第一比較器的比較結(jié)果指示所述第一地址和所述第二地址彼此不相等并且所述第二比較器的比較結(jié)果指示所述第二地址和所述第三地址彼此相等時(shí)，該電路向?qū)?yīng)的地址解碼器提供所述第三地址。5.根據(jù)權(quán)利要求2所述的微控制器， 其中，所述微控制器具有第一、第二、第三和第四處理器作為所述三個(gè)以上的處理器，其中，所述第一、第二、第三和第四處理器分別發(fā)布用于訪問所述存儲(chǔ)裝置的第一、第二、第三和第四地址， 其中，所述微控制器包括:用于比較所述第一地址和所述第二地址的第一比較器，用于比較所述第三和所述第四地址的第二比較器，以及被提供有所述第一地址和所述第三地址并且基于所述第一比較器和所述第二比較器的比較結(jié)果來向?qū)?yīng)的地址解碼器提供所述第一地址和所述第三地址中的任何一個(gè)地址的i個(gè)選擇器，以及 其中，所述選擇器是這樣的電路:當(dāng)所述第一比較器的比較結(jié)果指示所述第一地址和所述第二地址彼此相等時(shí)，該電路向?qū)?yīng)的地址解碼器提供所述第一地址，而當(dāng)所述第一比較器的比較結(jié)果指示所述第一地址和所述第二地址彼此不相等并且所述第二比較器的比較結(jié)果指示所述第三地址和所述第四地址彼此相等時(shí)，該電路向?qū)?yīng)的地址解碼器提供所述第三地址。6.根據(jù)權(quán)利要求2所述的微控制器， 其中，所述i個(gè)地址解碼器中的每個(gè)解碼器具有行解碼器和列解碼器。7.根據(jù)權(quán)利要求1所述的微控制器， 其中，針對(duì)從所述存儲(chǔ)墊讀取的數(shù)據(jù)，所述故障恢復(fù)部能夠?qū)κ褂谩癰”位作為一個(gè)符號(hào)的Reed-Solomon碼的“c”個(gè)符號(hào)的碼字執(zhí)行錯(cuò)誤校正，其中，b和c是自然數(shù)， 其中，所述存儲(chǔ)墊包含每個(gè)字由W位構(gòu)成并且為L(zhǎng)個(gè)字的存儲(chǔ)區(qū)域，并且所述存儲(chǔ)墊被劃分成每個(gè)字由“b”位以下的位構(gòu)成并且為L(zhǎng)個(gè)字的多個(gè)部分存儲(chǔ)墊，其中，W和L是自然數(shù)，以及 其中，所述地址選擇部具有地址解碼器，以使得所述地址解碼器與所述多個(gè)部分存儲(chǔ)墊相關(guān)聯(lián)，其中，每個(gè)所述地址解碼器用于輸出選擇信號(hào)，該選擇信號(hào)基于提供的地址來從所述L個(gè)字中選擇一個(gè)字。8.根據(jù)權(quán)利要求7所述的微控制器， 其中，所述故障恢復(fù)部通過以下方式來執(zhí)行所述錯(cuò)誤校正: 對(duì)于從在所述多個(gè)部分存儲(chǔ)墊中的、每個(gè)字的位數(shù)少于“b”位的部分存儲(chǔ)墊中讀取的數(shù)據(jù)，補(bǔ)償其值被預(yù)先指定的一位或多位，以及 當(dāng)所述多個(gè)部分存儲(chǔ)墊的數(shù)目少于“c”時(shí)，對(duì)于從所述多個(gè)部分存儲(chǔ)墊中讀取的數(shù)據(jù)，補(bǔ)償其值被預(yù)先指定的并且數(shù)目等于欠缺的符號(hào)的數(shù)目的數(shù)據(jù)。9.根據(jù)權(quán)利要求7所述的微控制器， 其中，針對(duì)從所述存儲(chǔ)墊讀取的數(shù)據(jù)，所述故障恢復(fù)部能夠?qū)κ褂盟奈蛔鳛橐粋€(gè)符號(hào)的Reed-Solomon碼的10個(gè)符號(hào)的碼字執(zhí)行錯(cuò)誤校正， 其中，所述存儲(chǔ)墊包含每個(gè)字由32位構(gòu)成并且為L(zhǎng)個(gè)字的存儲(chǔ)區(qū)域，并且所述存儲(chǔ)墊被劃分成每個(gè)字由四位構(gòu)成并且為L(zhǎng)個(gè)字的10個(gè)部分存儲(chǔ)墊，以及 其中，所述地址選擇部具有地址解碼器，以使得所述地址解碼器與所述10個(gè)部分存儲(chǔ)墊相關(guān)聯(lián)，其中，每個(gè)所述地址解碼器用于輸出選擇信號(hào)，該選擇信號(hào)基于提供的地址來從所述L個(gè)字中選擇一個(gè)字。10.根據(jù)權(quán)利要求7所述的微控制器， 其中，針對(duì)從所述存儲(chǔ)墊讀取的數(shù)據(jù)，所述故障恢復(fù)部能夠?qū)κ褂梦逦蛔鳛橐粋€(gè)符號(hào)的Reed-Solomon碼的15個(gè)符號(hào)的碼字執(zhí)行錯(cuò)誤校正， 其中，所述存儲(chǔ)墊包含每個(gè)字由64位構(gòu)成并且為L(zhǎng)個(gè)字的存儲(chǔ)區(qū)域，并且所述存儲(chǔ)墊被劃分成每個(gè)字由五位構(gòu)成并且為L(zhǎng)個(gè)字的14個(gè)部分存儲(chǔ)墊以及每個(gè)字由四位構(gòu)成并且為L(zhǎng)個(gè)字的一個(gè)部分存儲(chǔ)墊，以及 其中，所述地址選擇部具有地址解碼器，以使得所述地址解碼器與所述15個(gè)部分存儲(chǔ)墊相關(guān)聯(lián)，其中，每個(gè)所述地址解碼器用于輸出選擇信號(hào)，該選擇信號(hào)基于提供的地址來從所述L個(gè)字中選擇一個(gè)字。11.根據(jù)權(quán)利要求7所述的微控制器， 其中，針對(duì)從所述存儲(chǔ)墊讀取的數(shù)據(jù)，所述故障恢復(fù)部能夠?qū)κ褂梦逦蛔鳛橐粋€(gè)符號(hào)的Reed-Solomon碼的18個(gè)符號(hào)的碼字執(zhí)行錯(cuò)誤校正， 其中，所述存儲(chǔ)墊包含每個(gè)字由64位構(gòu)成并且為L(zhǎng)個(gè)字的存儲(chǔ)區(qū)域，并且所述存儲(chǔ)墊被劃分成每個(gè)字由四位構(gòu)成并且為L(zhǎng)個(gè)字的18個(gè)部分存儲(chǔ)墊，以及 其中，所述地址選擇部具有地址解碼器，以使得所述地址解碼器與所述18個(gè)部分存儲(chǔ)墊相關(guān)聯(lián)，其中，每個(gè)所述地址解碼器用于輸出選擇信號(hào)，該選擇信號(hào)基于提供的地址來從所述L個(gè)字中選擇一個(gè)字。12.根據(jù)權(quán)利要求1所述的微控制器， 其中，所述三個(gè)以上的處理器和所述存儲(chǔ)裝置被配置在單個(gè)半導(dǎo)體襯底上。13.一種電子控制裝置，在其上安裝有根據(jù)權(quán)利要求1所述的微控制器。14.一種微控制器，所述微控制器在同一芯片中包含三個(gè)以上的處理器以及具有數(shù)據(jù)系統(tǒng)故障屏蔽功能和地址系統(tǒng)故障屏蔽功能的存儲(chǔ)器， 其中，所述數(shù)據(jù)系統(tǒng)故障屏蔽功能是這樣的功能:當(dāng)在用于將數(shù)據(jù)從所述處理器寫入到所述存儲(chǔ)器的路徑上的布線或電路中、或者在用于將數(shù)據(jù)從所述存儲(chǔ)器讀取到所述處理器的路徑上的布線或電路中出現(xiàn)預(yù)定數(shù)目以下的故障時(shí)，屏蔽該故障的影響，以使得該影響不會(huì)延伸到所述微控制器的整個(gè)操作，以及 其中，所述地址系統(tǒng)故障屏蔽功能是這樣的功能:當(dāng)在所述處理器訪問所述存儲(chǔ)器時(shí)所輸出的地址的路徑上的布線或電路中出現(xiàn)預(yù)定數(shù)目以下的故障時(shí)，屏蔽該故障的影響，以使得該影響不會(huì)延伸到所述微控制器的整個(gè)操作。15.根據(jù)權(quán)利要求14所述的微控制器， 其中，所述數(shù)據(jù)系統(tǒng)故障屏蔽功能是1-位錯(cuò)誤校正2-位錯(cuò)誤檢測(cè)碼。16.根據(jù)權(quán)利要求14所述的微控制器， 其中，對(duì)于所述地址系統(tǒng)故障屏蔽功能，所述存儲(chǔ)器具有被冗余化的地址解碼器以及通過冗余化的所述地址解碼器的輸出的多數(shù)表決的結(jié)果而選擇的存儲(chǔ)器單元。17.根據(jù)權(quán)利要求14所述的微控制器， 其中，對(duì)于所述地址系統(tǒng)故障屏蔽功能，所述存儲(chǔ)器具有通過位切割而被劃分成塊的存儲(chǔ)器單元、分別對(duì)應(yīng)于所述塊的地址解碼器、以及使用用于檢測(cè)塊單元中的錯(cuò)誤的碼的錯(cuò)誤校正電路。18.根據(jù)權(quán)利要求17所述的微控制器， 其中，用于檢測(cè)所述檢測(cè)塊單元中的錯(cuò)誤的碼是Reed-Solomon碼。19.根據(jù)權(quán)利要求17所述的微控制器， 其中，對(duì)于每個(gè)所述處理器提供所述錯(cuò)誤校正電路。20.一種電子控制裝置，在其上安裝有根據(jù)權(quán)利要求14所述的微控制器。
【專利摘要】本發(fā)明涉及微控制器以及使用該微控制器的電子控制裝置。本發(fā)明提供了一種微控制器，在不進(jìn)行存儲(chǔ)器冗余化從而抑制芯片面積增加的情況下，該微控制器即使在故障時(shí)也能繼續(xù)操作。該微控制器包括并行地執(zhí)行相同的處理的三個(gè)以上的處理器和存儲(chǔ)器裝置。該存儲(chǔ)器裝置包括：具有沒有冗余化的存儲(chǔ)區(qū)域的存儲(chǔ)墊、地址選擇部、數(shù)據(jù)選擇部和故障恢復(fù)部。地址選擇部基于在通過處理器訪問時(shí)發(fā)布的三個(gè)以上的地址來選擇在存儲(chǔ)墊中的存儲(chǔ)區(qū)域。數(shù)據(jù)輸出部從通過地址選擇部選擇的存儲(chǔ)墊中的存儲(chǔ)區(qū)域讀取數(shù)據(jù)。故障恢復(fù)部校正或屏蔽在存儲(chǔ)墊、地址選擇部和數(shù)據(jù)輸出部中出現(xiàn)的預(yù)定數(shù)目以下的故障。
【IPC分類】G05B19/042
【公開號(hào)】CN105094007
【申請(qǐng)?zhí)枴緾N201510262608
【發(fā)明人】金川信康, 有光仁, 安增貴志, 松山英樹
【申請(qǐng)人】瑞薩電子株式會(huì)社
【公開日】2015年11月25日
【申請(qǐng)日】2015年5月21日
【公告號(hào)】EP2953027A1, US20150339201