一種自定義速率的dp信號發(fā)生裝置及方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于信號處理技術(shù)領(lǐng)域，更具體地，涉及一種自定義速率的DP信號發(fā)生裝置及方法。
【背景技術(shù)】
[0002]隨著中小尺寸的液晶模組的分辨率的增加，采用傳統(tǒng)LVDS( LoW-Vo 11ageDifferential Signaling，低壓差分信號)接口的液晶模組在體積、EMI(ElectromagneticInterference)以及功耗上越來越難以滿足用戶需求。具有高分辨率和高刷新率的DP(DataProcessing，數(shù)據(jù)處理)接口作為新型顯示接口，越來越多的被應(yīng)用于液晶模組。在對采用DP接口的液晶模組的測試中，傳統(tǒng)方法是采用FPGA生成DP測試用圖像，再由專有芯片將該測試用圖像轉(zhuǎn)換成DP信號；中小尺寸液晶模組生產(chǎn)需要測試設(shè)備能夠提供多路相同的DP測試信號;傳統(tǒng)方案受限于專有芯片，存在如下缺陷:
[0003](I)專有芯片支持的是標準DP協(xié)議的速率，為固定頻率點(1.62Gbps、2.7Gbps或5.4Gbps)，不能支持對液晶模組測試所需的內(nèi)部顯示接口(eDP)的非標準頻率點；
[0004](2)在DP協(xié)議更新之后，專有芯片不能支持新協(xié)議要求的DP速率；
[0005](3)采用專有芯片增大了 PCB的設(shè)計與制作難度，使用多顆芯片增加了 PCB布局布線的難度，并且使得測試裝置的EMI和功耗上升。

【發(fā)明內(nèi)容】

[0006]針對現(xiàn)有技術(shù)的以上缺陷或改進需求，本發(fā)明提供了一種自定義速率的DP信號發(fā)生裝置及方法，其目的在于獲取速率可控的DP信號。
[0007]為實現(xiàn)上述目的，按照本發(fā)明的一個方面，提供了一種自定義速率的DP信號發(fā)生裝置，包括DP并行數(shù)據(jù)編碼模塊、圖像數(shù)據(jù)接口、DP信號接口和串行解串編碼模塊；
[0008]其中，DP并行數(shù)據(jù)編碼模塊和串行解串編碼模塊固化在一顆可編程邏輯器件中；可編程邏輯器件具有耦接上述DP并行數(shù)據(jù)編碼模塊與圖像數(shù)據(jù)接口的數(shù)據(jù)接口端子、耦接上述串行解串編碼模塊與DP信號接口的DP接口端子，以及耦接上述串行解串編碼模塊與DP信號接口的AUX接口端子；
[0009]上述DP并行數(shù)據(jù)編碼模塊用于將數(shù)據(jù)接口端子發(fā)送的圖像數(shù)據(jù)轉(zhuǎn)換成DP編碼的并行數(shù)據(jù)；串行解串編碼模塊用于根據(jù)待測DP模組所需的速率信息獲取DP信號速率，并將上述并行數(shù)據(jù)轉(zhuǎn)化為與所述DP信號速率匹配的DP串行信號；
[0010]該DP信號發(fā)生裝置輸出的DP信號的速率可根據(jù)待測模組的需求進行自定義的動態(tài)設(shè)置，可同時支持標準和非標準的DP速率。
[0011]優(yōu)選的，上述DP信號發(fā)生裝置，其串行解串編碼模塊包括串行解串器;該串行解串器通過上述DP接口端子連接待測DP模組;該串行解串器用于接收上述述并行數(shù)據(jù)。
[0012]優(yōu)選的，上述DP信號發(fā)生裝置，其串行解串編碼模塊還包括重配單元和AUX通訊單元;該AUX通訊單元通過重配單元與上述串行解串器相連，并通過AUX接口端子連接待測DP模組；
[0013]上述AUX通訊單元用于獲取各通道待測模組所需的DP信號速率信息；串行解串器則用于在重配單元的作用下，將DP編碼的并行數(shù)據(jù)轉(zhuǎn)化為與待測模組所需DP信號速率匹配的指定速率的DP串行信號。
[0014]優(yōu)選的，上述DP信號發(fā)生裝置，包括多個串行解串編碼模塊及數(shù)量與所述串行解串編碼模塊一致的DP接口端子和AUX接口端子，每個串行解串編碼模塊均固化在上述可編程邏輯器件中；每個串行解串編碼模塊均與DP并行數(shù)據(jù)編碼模塊相連，并分別通過一個DP接口端子和一個AUX接口端子連接一個待測DP模組。
[0015]優(yōu)選的，上述自定義速率的DP信號發(fā)生裝置還包括上層軟件接口模塊;該上層軟件接口模塊固化在上述可編程邏輯器件中；DP并行數(shù)據(jù)編碼模塊通過該上層軟件接口模塊與上數(shù)據(jù)接口端子耦接;上層軟件接口模塊用于向DP并行數(shù)據(jù)編碼模塊傳遞數(shù)據(jù)接口端子發(fā)送的圖像數(shù)據(jù)和圖像參數(shù)。
[0016]為實現(xiàn)本發(fā)明目的，按照本發(fā)明的另一個方面，提供了一種自定義速率DP信號發(fā)生方法，具體包括如下步驟:
[0017](I)按照DP協(xié)議對多通道bmp圖像數(shù)據(jù)和圖像參數(shù)進行編碼，獲取對應(yīng)的DP編碼的并行數(shù)據(jù)；
[0018](2)通過AUX接口獲取各通道待測模組的速率信息；
[0019](3)根據(jù)上述各通道待測模組的速率信息，動態(tài)配置各通道的串行解串配置參數(shù)、串行解串器的參考時鐘、鎖相環(huán)和串行解串器的配置接口，使得串行解串器與待測模組所需的DP信號速率匹配；
[0020](4)將各通道DP編碼的并行數(shù)據(jù)通過配置好的串行解串編碼模塊，轉(zhuǎn)換為對應(yīng)速率的串行DP信號。
[0021]優(yōu)選地，上述圖像參數(shù)可在DP模組測試開始前下發(fā)，以節(jié)省帶寬。
[0022]總體而言，通過本發(fā)明所構(gòu)思的以上技術(shù)方案與現(xiàn)有技術(shù)相比，能夠取得下列有益效果:
[0023](I)本發(fā)明提供的自定義速率的DP信號發(fā)生裝置，其上層軟件接口模塊、DP并行數(shù)據(jù)編碼模塊、串行解串編碼模塊均可集成于一顆FPGA內(nèi)；采用單FPGA方案，可降低PCB的設(shè)計難度，減小信號發(fā)生裝置的體積，不僅可以降低功耗，還可以控制EMI，降低信號干擾；
[0024](2)本發(fā)明提供的自定義速率的DP信號發(fā)生裝置，其DP輸出信號可以根據(jù)待測模組的參數(shù)需求進行自定義的動態(tài)重配，可以同時支持標準和非標準的DP速率，適用于所有支持DP的模組點屏處理設(shè)備；
[0025](3)本發(fā)明提供的DP信號發(fā)生裝置，基于FPGA實現(xiàn)，可在硬件不變的情況下，通過在線升級FPGA程序，以兼容后續(xù)DP標準速率的升級與變更;可最大程度的節(jié)省成本，降低維護的難度，節(jié)省維護資源;具有容易實現(xiàn)、成本低、實用性的特點。
【附圖說明】
[0026]圖1是本發(fā)明實施例提供的自定義速率的DP信號發(fā)生裝置的功能框圖；
[0027]圖2是實施例中串行解串編碼模塊功能框圖。
【具體實施方式】
[0028]為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點更加清楚明白，以下結(jié)合附圖及實施例，對本發(fā)明進行進一步詳細說明。應(yīng)當理解，此處所描述的具體實施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。此外，下面所描述的本發(fā)明各個實施方式中所涉及到的技術(shù)特征只要彼此之間未構(gòu)成沖突就可以相互組合。
[0029]本發(fā)明實施例提供的一種自定義速率的DP信號發(fā)生裝置，其功能框圖如圖1所示，包括上層軟件接口模塊、DP并行數(shù)據(jù)編碼模塊、N個串行解串編碼模塊、N個AUX接口端子以及N個DP接口端子;其中，上層軟件接口模塊、DP并行數(shù)據(jù)編碼模塊和串行解