一種無運放低功耗高電源抑制比的帶隙基準(zhǔn)電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本實用新型屬于集成電路領(lǐng)域，涉及一種無運放低功耗高電源抑制比的帶隙基準(zhǔn)電路。
【背景技術(shù)】
[0002]隨著系統(tǒng)集成技術(shù)的飛速發(fā)展，基準(zhǔn)電壓源已成為大規(guī)模、超大規(guī)模集成電路和幾乎所有數(shù)字模擬系統(tǒng)中不可缺少的基本電路模塊。基準(zhǔn)電壓源是超大規(guī)模集成電路和電子系統(tǒng)的重要組成部分，可廣泛應(yīng)用于高精度比較器、Α/D和D/Α轉(zhuǎn)換器、隨機動態(tài)存儲器、閃存以及系統(tǒng)集成芯片中。帶隙基準(zhǔn)是所有基準(zhǔn)電壓中最受歡迎的一種，其主要作用是在集成電路中提供穩(wěn)定的參考電壓或參考電流，這就要求帶隙基準(zhǔn)對電源電壓的變化和溫度的變化不敏感。
[0003]如圖1所示，為現(xiàn)有技術(shù)中的無運放帶隙基準(zhǔn)電壓電路。該電路包括正溫度系數(shù)電路、負(fù)溫度系數(shù)電路和輸出電路。正溫度系數(shù)電路具體包括兩個NPN三極管QO和Q1，以及電阻R1，其中QO的集電極和基極連接；負(fù)溫度系數(shù)電路包括NPN三極管Q2和電阻R2。輸出電路包括三個PMOS管MP2、MP3和MP4，用于將電流轉(zhuǎn)換為電壓輸出。其中，三極管Ql與QO的發(fā)射極-基極之間的面積比例為N:1，MP2、MP3和MP4的漏極和柵極之間的電壓差為 2:2 -K。
[0004]帶隙基準(zhǔn)電壓VBG 的表達(dá)式為:VBG = VBE (Q2)+ [ Δ VBE/R1]*R2，其中，VBE (Q2)為具有負(fù)溫度系數(shù)的Q2的基射結(jié)電壓，AVBE = ln(N)*kT/e為QO和Ql的基射結(jié)電壓差，該電壓差具有正溫度系數(shù)，T為溫度，k = 1.38X 10 23J/K，e = 1.6X10 19C0
[0005]由上述帶隙基準(zhǔn)電壓VBG的表達(dá)式可以看出，要想得到想要的VBG，必須對溫度系數(shù)進行精確調(diào)節(jié)，而溫度系數(shù)的調(diào)節(jié)比較困難，因此，該電路很難實現(xiàn)對帶隙基準(zhǔn)電壓的調(diào)
-K-
T O
【實用新型內(nèi)容】
[0006]本實用新型的目的是提出一種無運放低功耗高電源抑制比的帶隙基準(zhǔn)電路，以解決帶隙基準(zhǔn)電壓難以調(diào)節(jié)的問題。
[0007]本實用新型實施例提供了一種無運放低功耗高電源抑制比的帶隙基準(zhǔn)電路，包括正溫度系數(shù)電路、負(fù)溫度系數(shù)電路和輸出電路，
[0008]所述輸出電路的三個輸出分支分別包括串聯(lián)的兩個PMOS管；
[0009]所述基準(zhǔn)電路還包括偏置電路，所述偏置電路包括串聯(lián)的第一偏置PMOS管、第二偏置PMOS管和偏置NMOS管，兩個偏置PMOS管與輸出電路中的PMOS管并聯(lián)；第二偏置PMOS管的漏極與所述偏置NMOS管漏極相連；所述偏置NMOS管的柵極與正溫度系數(shù)電路中第零三極管的集電極連接，所述偏置NMOS管的源極與正溫度系數(shù)電路中第一三極管的發(fā)射極連接；所述第一三極管的集電極和基極相連。
[0010]上述電路中，優(yōu)選的是:
[0011]第二偏置PMOS管的漏極與偏置NMOS管的漏極之間連接有分壓電阻；
[0012]偏置電路與三個輸出分支中，各自的第一個PMOS管的柵極相連，且連接至第二偏置PMOS管的漏極；
[0013]偏置電路與三個輸出分支中，各自的第二個PMOS管的柵極相連，且連接至偏置NMOS管的漏極。
[0014]上述電路中，優(yōu)選的是，還包括:
[0015]串聯(lián)的第一輸出電阻和第二輸出電阻，并聯(lián)在所述負(fù)溫度系數(shù)電路的兩端，所述第一輸出電阻和第二輸出電阻的連接點作為電壓輸出端。
[0016]上述電路中，優(yōu)選的是:
[0017]第一輸出電阻和/或第二輸出電阻，其阻值可調(diào)。
[0018]上述電路中，優(yōu)選的是:
[0019]所述負(fù)溫度系數(shù)電路包括第二三極管和負(fù)溫度電阻。
[0020]本實用新型實施例的技術(shù)方案，為了滿足芯片對于低壓低功耗需求而進行了改進，對于靜態(tài)功耗要求較高的芯片有極其重大的意義。該帶隙基準(zhǔn)電路中，由于不再引入運放，所以也就不會產(chǎn)生失調(diào)電壓對于帶隙(bandgap)輸出電壓影響的問題。
[0021]為了增大該電路對于電源電壓的抑制作用，增加了一路偏置電路，可以保證正溫度系數(shù)電路中，三極管QO集電極(collector)與Ql的集電極(collector)端保持一致，不會隨電源電壓的變化使得電路的基準(zhǔn)電流有變化，提高了輸出電壓對于電源變化的抑制能力。
[0022]為了降低該電路的功耗，在偏置電路中增加了分壓電阻，為該電路中各PMOS管的柵極提供電壓，不必設(shè)計另外的偏置電路為各PMOS管的柵極提供電壓，從而降低了電路的功耗。
[0023]為了得到更大范圍的帶隙基準(zhǔn)源的輸出，又另外增加了一路輸出電阻，可以通過調(diào)整輸出電阻的阻值得到零溫漂溫度系數(shù)的不同輸出電壓值，溫度系數(shù)不隨電阻值以及輸出電壓值的變化而改變。
【附圖說明】
[0024]圖1為現(xiàn)有帶隙基準(zhǔn)電路的電路圖；
[0025]圖2為本實用新型實施例提供的一種帶隙基準(zhǔn)電路的電路圖；
[0026]圖3為本實用新型實施例的仿真結(jié)果示意圖。
【具體實施方式】
[0027]下面結(jié)合附圖和實施例對本實用新型作進一步的詳細(xì)說明?？梢岳斫獾氖牵颂幩枋龅木唧w實施例僅僅用于解釋本實用新型，而非對本實用新型的限定。另外還需要說明的是，為了便于描述，附圖中僅示出了與本實用新型相關(guān)的部分而非全部結(jié)構(gòu)。
[0028]圖2為本實用新型實施例提供的一種帶隙基準(zhǔn)電路的電路圖，該無運放低功耗高電源抑制比的帶隙基準(zhǔn)電路，包括正溫度系數(shù)電路、負(fù)溫度系數(shù)電路和輸出電路。
[0029]上述輸出電路的三個輸出分支分別包括串聯(lián)的兩個PMOS管。
[0030]具體的，正溫度系數(shù)電路具體包括兩個NPN三極管，即第零三極管QO和第一三極管Ql，以及正溫度電阻Rl。QO和Ql呈鏡像設(shè)置，QO和Ql的基極互連，Ql的發(fā)射極和Rl的一端相連，Rl的另一端和QO的發(fā)射極相連，且QO和Ql的集電極分別與輸出電路相連。其中，Ql與QO的發(fā)射極-基極之間的面積比例為N:l。
[0031]負(fù)溫度系數(shù)電路包括一個NPN三極管，即第二三極管Q2和負(fù)溫度電阻R2。Q2的發(fā)射極與R2相連，Q2的集電極和柵極相連，且與輸出電路相連。
[0032]輸出電路包括PMOS管MP3、MP4、MP7、MP5、MP6和MP8，用于將電流轉(zhuǎn)換為電壓輸出。MP3、MP4和MP7并聯(lián)，即MP3、MP4和MP7的柵極相連，源極相連，且漏極分別連接MP5、MP6和MP8。MP5、MP6和MP8的柵極相連，且漏極分別連接正溫度系數(shù)電路和負(fù)溫度系數(shù)電路中的三極管Q0、Q1和Q2的集電極。其中，MP3、MP4和MP7的漏極和柵極之間的電壓差為2:2:K，相應(yīng)的，ΜΡ5、ΜΡ6和ΜΡ8的漏極和柵極之間的電壓差也為2:2 =K0
[0033]本實施